Сгенерируйте код RTL HDL из модели, подсистемы или модели - ссылки
makehdl(dut)makehdl(dut,Name,Value)makehdl( генерирует HDL-код из заданной модели DUT, подсистемы или модели - ссылки.dut)
Выполнение этой команды может активировать установку Open at simulation start для блоков, таких как блок Scope и поэтому вызвать блок.
makehdl( генерирует HDL-код из заданной модели DUT, подсистемы или модели - ссылки с опциями, заданными одним или несколькими аргументами пары "имя-значение".dut,Name,Value)
Этот пример показывает, как сгенерировать VHDL для симметричной модели FIR.
Откройте модель sfir_fixed.
sfir_fixed
Сгенерируйте HDL-код для текущей модели с набором опций генерации кода к значениям по умолчанию.
makehdl('sfir_fixed/symmetric_fir','TargetDirectory','C:\GenVHDL\hdlsrc')
### Generating HDL for 'sfir_fixed/symmetric_fir'. ### Starting HDL check. ### Begin VHDL Code Generation for 'sfir_fixed'. ### Working on sfir_fixed/symmetric_fir as C:\GenVHDL\hdlsrc\sfir_fixed\symmetric_fir.vhd. ### Creating HDL Code Generation Check Report file://C:\GenVHDL\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages. ### HDL code generation complete.
Сгенерированный код VHDL сохранен в папке hdlsrc.
Сгенерируйте Verilog® для подсистемы symmetric_fir в модели sfir_fixed.
Откройте модель sfir_fixed.
sfir_fixed;
Модель открывается в новом окне Simulink®.
Сгенерируйте Verilog для подсистемы symmetric_fir.
makehdl('sfir_fixed/symmetric_fir', 'TargetLanguage', 'Verilog', ... 'TargetDirectory', 'C:/Generate_Verilog/hdlsrc')
### Generating HDL for 'sfir_fixed/symmetric_fir'. ### Starting HDL check. ### Begin Verilog Code Generation for 'sfir_fixed'. ### Working on sfir_fixed/symmetric_fir as C:\Generate_Verilog\hdlsrc\sfir_fixed\symmetric_fir.v. ### Creating HDL Code Generation Check Report file://C:\Generate_Verilog\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages. ### HDL code generation complete.
Сгенерированный код Verilog для подсистемы symmetric_fir сохранен в hdlsrc\sfir_fixed\symmetric_fir.v.
Закройте модель.
bdclose('sfir_fixed');
Проверяйте, что подсистема, symmetric_fir совместим с генерацией HDL-кода, затем генерируют HDL.
Откройте модель sfir_fixed.
sfir_fixed
Модель открывается в новом окне Simulink®.
Используйте функцию checkhdl, чтобы проверять, совместима ли подсистема symmetric_fir с генерацией HDL-кода.
hdlset_param('sfir_fixed','TargetDirectory','C:/HDL_Checks/hdlsrc'); checkhdl('sfir_fixed/symmetric_fir')
### Starting HDL check. ### Creating HDL Code Generation Check Report file://C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages.
checkhdl завершился успешно, что означает, что модель совместима для генерации HDL-кода. Чтобы сгенерировать код, используйте makehdl
makehdl('sfir_fixed/symmetric_fir')
### Generating HDL for 'sfir_fixed/symmetric_fir'.
### Using the config set for model <a href="matlab:configset.showParameterGroup('sfir_fixed', { 'HDL Code Generation' } )">sfir_fixed</a> for HDL code generation parameters.
### Starting HDL check.
### Begin VHDL Code Generation for 'sfir_fixed'.
### Working on sfir_fixed/symmetric_fir as C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir.vhd.
### Creating HDL Code Generation Check Report file://C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir_report.html
### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages.
### HDL code generation complete.
Сгенерированный код VHDL® для подсистемы symmetric_fir сохранен в hdlsrc\sfir_fixed\symmetric_fir.vhd.
Закройте модель.
bdclose('sfir_fixed');
dut — DUT или имя подсистемыЗаданный как имя подсистемы, имя модели верхнего уровня или модель - ссылка называет со всем иерархическим путем.
Пример: 'top_level_name'
Пример: 'top_level_name/subsysA/subsysB/codegen_subsys_name'
Укажите необязательные аргументы в виде пар ""имя, значение"", разделенных запятыми. Имя (Name) — это имя аргумента, а значение (Value) — соответствующее значение. Name должен появиться в кавычках. Вы можете задать несколько аргументов в виде пар имен и значений в любом порядке, например: Name1, Value1, ..., NameN, ValueN.
'TargetLanguage','Verilog''HDLSubsystem' — Подсистема DUTЗадайте Подсистему в своей модели, чтобы сгенерировать HDL-код для. Для получения дополнительной информации смотрите раздел Generate HDL for в Цели.
'TargetLanguage' — Выходной язык'VHDL' (значение по умолчанию) | 'Verilog'Задайте, сгенерировать ли код VHDL или Verilog. Для получения дополнительной информации смотрите раздел Language в Цели.
'TargetDirectory' — Output'hdlsrc' (значение по умолчанию) | вектор символовЗадайте путь, чтобы записать сгенерированные файлы и HDL-код в. Для получения дополнительной информации смотрите раздел Folder в Цели.
'SplitEntityArch' — Разделите сущность VHDL® и архитектуру в отдельные файлы'off' (значение по умолчанию) | 'on'Для получения дополнительной информации смотрите Split entity and architecture в сущности Разделения и архитектуре.
'UseSingleLibrary' — Сгенерируйте код VHDL для моделей - ссылок в одну библиотеку'off' (значение по умолчанию) | 'on'Для получения дополнительной информации смотрите, Генерируют код VHDL для моделей - ссылок в одну библиотеку.
'CodeGenerationOutput' — Генерация HDL-кода и отображение сгенерированной модели'GenerateHDLCode' (значение по умолчанию) | 'GenerateHDLCodeAndDisplayGeneratedModel' | 'DisplayGeneratedModelOnly'Задайте, хотите ли вы сгенерировать HDL-код, или только отобразить сгенерированную модель, или сгенерировать HDL-код и отобразить сгенерированную модель. Для получения дополнительной информации смотрите раздел Generate HDL code в Генерации кода Вывод.
'GenerateHDLCode' — Сгенерируйте HDL-код'on' (значение по умолчанию) | 'off'Задайте, сгенерировать ли HDL-код для модели. Для получения дополнительной информации смотрите раздел Generate HDL code в Генерации кода Вывод.
'GenerateValidationModel' — Сгенерируйте модель валидации'off' (значение по умолчанию) | 'on'Задайте, сгенерировать ли модель валидации с HDL-кодом. Для получения дополнительной информации смотрите раздел Generate validation model в Генерации кода Вывод.
'HDLCodingStandard' — Задайте стандарт кодирования HDLЗадайте, должен ли сгенерированный HDL-код соответствовать Промышленности, кодирующей стандартные инструкции. Для получения дополнительной информации смотрите, Выбирают Coding Standard и Report Options.
'HDLCodingStandardCustomizations' — Задайте HDL, кодирующий стандартный объект индивидуальной настройкиhdlcoder.CodingStandardЗадайте объект индивидуальной настройки стандартов кодирования использовать с Промышленным стандартом кодирования при генерации HDL-кода. Для получения дополнительной информации смотрите hdlcoder.CodingStandard.
'Traceability' — Сгенерируйте отчет с отображением ссылок между HDL и моделью'off' (значение по умолчанию) | 'on'Задайте, сгенерировать ли отчет трассируемости, который имеет гиперссылки для навигации из кода к модели и из модели к коду. Для получения дополнительной информации смотрите, Генерируют отчет трассируемости.
'ResourceReport' — Использование ресурса сообщает о генерации'off' (значение по умолчанию) | 'on'Задайте, сгенерировать ли использование ресурса, сообщают, что отображает количество аппаратных ресурсов, которые использует сгенерированный HDL-код. Для получения дополнительной информации смотрите, Генерируют отчет использования ресурса.
'OptimizationReport' — Генерация отчета оптимизации'off' (значение по умолчанию) | 'on'Задайте, сгенерировать ли оптимизацию, сообщают, что отображает эффект оптимизации, такой как потоковая передача, совместное использование и распределенная конвейеризация. Для получения дополнительной информации смотрите, Генерируют отчет оптимизации.
'HDLGenerateWebview' — Include'on' (значение по умолчанию) | 'off'Задайте, сгенерировать ли веб-представление модели в Генерации кода, сообщают, чтобы легко перейти между кодом и моделью. Для получения дополнительной информации смотрите Веб-представление модели Generate.
'BalanceDelays' — Задержите балансировку'on' (значение по умолчанию) | 'off'Задайте, разрешить ли задержку, балансирующуюся на модели. Для получения дополнительной информации смотрите задержки Баланса.
'DistributedPipeliningPriority' — Задайте приоритет для распределенного алгоритма конвейеризации'NumericalIntegrity' (значение по умолчанию) | 'Performance'Задайте, приоритизировать ли распределенную оптимизацию конвейеризации для числовой целостности или производительности. Для получения дополнительной информации смотрите, что Распределенный конвейерно обрабатывает приоритетный раздел в Распределенной Конвейеризации.
'HierarchicalDistPipelining' — Иерархическая распределенная конвейеризация'off' (значение по умолчанию) | 'on'Задайте, применить ли иерархическую распределенную оптимизацию конвейеризации на модель. Для получения дополнительной информации смотрите Распределенную Конвейеризацию.
'PreserveDesignDelays' — Препятствуйте тому, чтобы распределенная конвейеризация переместила задержки проекта'off' (значение по умолчанию) | 'on'Задайте, хотите ли вы, чтобы генератор кода распределил задержки проекта вашей модели. Для получения дополнительной информации смотрите задержки проекта Заповедника.
'ClockRatePipelining' — Вставьте конвейерные регистры на тактовой частоте вместо скорости передачи данных для мультивелосипедных дорожек'on' (значение по умолчанию) | 'off'Задайте, вставить ли конвейерные регистры на тактовой частоте или скорости передачи данных. Для получения дополнительной информации смотрите, что Тактовая частота Конвейерно обрабатывает.
'MinimizeClockEnables' — Не используйте часы, включают логику для односкоростных проектов'off' (значение по умолчанию) | 'on'Для получения дополнительной информации смотрите, Минимизируют Часы, Включает и Сигналы Сброса.
'RAMMappingThreshold' — Минимальный размер RAM для отображения с RAM вместо регистровЗадайте, в битах, минимальный размер RAM, требуемый для отображения с RAM вместо регистров. Для получения дополнительной информации смотрите раздел RAM mapping threshold (bits) в Отображении RAM.
'MapPipelineDelaysToRAM' — Сопоставьте конвейерные регистры в сгенерированном HDL-коде к RAM'off' (значение по умолчанию) | 'on'Задайте, сопоставить ли конвейерные регистры в сгенерированном HDL-коде к блоку RAM на FPGA. Для получения дополнительной информации смотрите раздел Map pipeline delays to RAM в Отображении RAM.
'HighlightFeedbackLoops' — Подсветите обратную связь, запрещающую балансировку задержки и оптимизацию'off' (значение по умолчанию) | 'on'Задайте, подсветить ли обратную связь в вашем проекте. Для получения дополнительной информации смотрите Диагностику для Оптимизации.
'UserComment' — Комментарий заголовка файла HDLЗадайте строки с комментариями в заголовке сгенерированного HDL и файлов испытательного стенда. Для получения дополнительной информации см. Комментарий в заголовке.
'UseAggregatesForConst' — Представляйте постоянные значения с агрегатами'off' (значение по умолчанию) | 'on'Для получения дополнительной информации смотрите Represent constant values by aggregates в Индивидуальных настройках RTL для Констант и блоков MATLAB function.
'UseRisingEdge' — Используйте VHDL rising_edge или функция falling_edge, чтобы обнаружить переходы часов'off' (значение по умолчанию) | 'on'Для получения дополнительной информации смотрите Use "rising_edge/falling_edge" style for registers в Стиле RTL.
'LoopUnrolling' — Разверните VHDL циклы GENERATE и FOR'off' (значение по умолчанию) | 'on'Для получения дополнительной информации смотрите Loop unrolling в Стиле RTL.
'UseVerilogTimescale' — Сгенерируйте директивы компилятора 'timescale'on' (значение по умолчанию) | 'off'Для получения дополнительной информации смотрите Use Verilog 'timescale directives в Аннотациях RTL.
'InlineConfigurations' — Включайте настройки VHDL'on' (значение по умолчанию) | 'off'Для получения дополнительной информации смотрите Inline VHDL configuration в Аннотациях RTL.
'SafeZeroConcat' — Безопасный с точки зрения типов синтаксис для конкатенированных нулей'on' (значение по умолчанию) | 'off'Для получения дополнительной информации смотрите Concatenate type safe zeros в Аннотациях RTL.
'DateComment' — Включайте метку времени в заголовок'on' (значение по умолчанию) | 'off'Для получения дополнительной информации смотрите Emit time/date stamp in header в Аннотациях RTL.
'ScalarizePorts' — Сгладьте векторные порты в скалярные порты'off' (значение по умолчанию) | 'on'Для получения дополнительной информации смотрите Scalarize vector ports в Стиле RTL.
'MinimizeIntermediateSignals' — Минимизируйте промежуточные сигналы'off' (значение по умолчанию) | 'on'Для получения дополнительной информации смотрите Minimize intermediate signals в Стиле RTL.
'RequirementComments' — Соединитесь от генерации кода, сообщает документам требования'on' (значение по умолчанию) | 'off'Для получения дополнительной информации смотрите Include requirements in block comments в Аннотациях RTL.
'InlineMATLABBlockCode' — Встройте HDL-код для блоков MATLAB function'off' (значение по умолчанию) | 'on'Для получения дополнительной информации смотрите Индивидуальные настройки RTL Inline MATLAB Function block code для Констант и блоков MATLAB function.
'MaskParameterAsGeneric' — Генерация повторно используемого кода для подсистем с идентичными параметрами маски'off' (значение по умолчанию) | 'on'Для получения дополнительной информации смотрите Generate parameterized HDL code from masked subsystem в Стиле RTL.
'InitializeBlockRAM' — Начальная генерация значения сигналов для блоков RAM'on' (значение по умолчанию) | 'off'Для получения дополнительной информации смотрите Initialize all RAM blocks в Индивидуальных настройках RTL для RAM.
'RAMArchitecture' — Архитектура RAM'WithClockEnable' (значение по умолчанию) | 'WithoutClockEnable'Для получения дополнительной информации смотрите RAM Architecture в Индивидуальных настройках RTL для RAM.
'ClockEdge' — Активный фронт синхроимпульса'Rising' (значение по умолчанию) | 'Falling'Задайте активный фронт синхроимпульса для сгенерированного HDL-кода. Для получения дополнительной информации смотрите раздел Фронта синхроимпульса в диспетчере Синхронизации Постфиксе и Установках часов.
'ClockInputs' — Один или несколько входных параметров часов'Single' (значение по умолчанию) | 'Multiple'Задайте, сгенерировать ли один или несколько входных параметров часов в HDL-коде. Для получения дополнительной информации смотрите входной раздел Часов в диспетчере Синхронизации Постфиксе и Установках часов.
'Oversampling' — Сверхдискретизация фактора для глобальных часов1 (значение по умолчанию) | целое число, больше, чем или равный 0Частота глобальных часов сверхдискретизации, заданных как целочисленное кратное базовая ставка модели. Для получения дополнительной информации смотрите фактор Сверхдискретизации.
'ResetAssertedLevel' — Утверждаемый (активный) уровень сброса'active-high' (значение по умолчанию) | 'active-low'Задайте, использовать ли возбуждаемый высоким уровнем сигнала или возбуждаемый низким уровнем сигнала утверждаемый уровень для входного сигнала сброса. Для получения дополнительной информации смотрите, что Сброс утверждал раздел уровня в Настройках Сброса.
'ResetType' — Сбросьте тип'async' (значение по умолчанию) | 'sync'Задайте, использовать ли синхронный или асинхронный сброс в сгенерированном HDL-коде. Для получения дополнительной информации смотрите Настройки Сброса.
'TriggerAsClock' — Используйте триггерный сигнал в качестве часов в инициированных подсистемах'off' (значение по умолчанию) | 'on'Для получения дополнительной информации смотрите триггерный сигнал Использования как часы.
'TimingControllerArch' — Сгенерируйте сброс для синхронизации контроллера'default' (значение по умолчанию) | 'resettable'Для получения дополнительной информации смотрите Timing controller architecture в Синхронизации Настроек контроллера.
'GenerateCoSimBlock' — Generate HDL Cosimulation'off' (значение по умолчанию) | 'on'Когда вы используете это свойство с makehdl, HDL Coder™ не делает блока Cosimulation. Чтобы сгенерировать блок Cosimulation, используйте makehdltb. С блоком Cosimulation можно моделировать DUT в Simulink® с симулятором HDL.
Для получения дополнительной информации смотрите GenerateCoSimBlock.
'GenerateCoSimModel' — Сгенерируйте HDL модель Cosimulation'ModelSim' (значение по умолчанию) | 'Incisive' | 'None'Когда вы используете это свойство с makehdl, HDL Coder не делает модели Cosimulation. Чтобы сгенерировать модель Cosimulation, используйте makehdltb. Модель содержит блок Cosimulation для симулятора HDL, который вы задаете.
Для получения дополнительной информации смотрите GenerateCoSimModel.
'SimulatorFlags' — Опции для сгенерированных скриптов компиляцииДля получения дополнительной информации смотрите SimulatorFlags.
'TestBenchReferencePostFix' — Суффикс для сигналов ссылки испытательного стенда'_ref' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите TestBenchReferencePostFix.
'EDAScriptGeneration' — Включите или отключите генерацию скриптов для сторонних программ'on' (значение по умолчанию) | 'off'Для получения дополнительной информации смотрите EDAScriptGeneration.
'HDLCompileInit' — Текст инициализации скрипта компиляции'vlib %s\n' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите HDLCompileInit.
'HDLCompileTerm' — Текст завершения скрипта компиляции'' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите HDLCompileTerm.
'HDLCompileFilePostfix' — Постфикс для имени файла скрипта компиляции'_compile.do' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите HDLCompileFilePostfix.
'HDLCompileVerilogCmd' — Команда компиляции Verilog®'vlog %s %s\n' (значение по умолчанию) | вектор символовКоманда компиляции Verilog, заданная как вектор символов. Пара "имя-значение" SimulatorFlags задает первый аргумент, и имя модуля задает второй аргумент.
Для получения дополнительной информации смотрите HDLCompileVerilogCmd.
'HDLCompileVHDLCmd' — Команда компиляции VHDL'vcom %s %s\n' (значение по умолчанию) | вектор символовКоманда компиляции VHDL, заданная как вектор символов. Пара "имя-значение" SimulatorFlags задает первый аргумент, и имя сущности задает второй аргумент.
Для получения дополнительной информации смотрите HDLCompileVHDLCmd.
'HDLLintTool' — Инструмент линта HDL'None' (значение по умолчанию) | 'AscentLint' | 'Leda' | 'SpyGlass' | 'Custom'Для получения дополнительной информации смотрите HDLLintTool.
'HDLLintInit' — Имя инициализации линта HDLИмя инициализации линта HDL, заданное как вектор символов. Значение по умолчанию выведено от пары "имя-значение" HDLLintTool.
Для получения дополнительной информации смотрите HDLLintInit.
'HDLLintCmd' — Команда линта HDLКоманда линта HDL, заданная как вектор символов. Значение по умолчанию выведено от пары "имя-значение" HDLLintTool.
Для получения дополнительной информации смотрите HDLLintCmd.
'HDLLintTerm' — Имя завершения линта HDLЗавершение линта HDL, заданное как вектор символов. Значение по умолчанию выведено от пары "имя-значение" HDLLintTool.
Для получения дополнительной информации смотрите HDLLintTerm.
'HDLSynthTool' — Synthesis'None' (значение по умолчанию) | 'ISE' | 'Libero' | 'Precision' | 'Quartus' | 'Synplify' | 'Vivado' | 'Custom'Для получения дополнительной информации смотрите HDLSynthTool.
'HDLSynthCmd' — Команда синтеза HDLКоманда синтеза HDL, заданная как вектор символов. Значение по умолчанию выведено от пары "имя-значение" HDLSynthTool.
Для получения дополнительной информации смотрите HDLSynthCmd.
'HDLSynthFilePostfix' — Постфикс для имени файла скрипта синтезаПостфикс имени файла скрипта синтеза HDL, заданный как вектор символов. Значение по умолчанию выведено от пары "имя-значение" HDLSynthTool.
Для получения дополнительной информации смотрите HDLSynthFilePostfix.
'HDLSynthInit' — Имя инициализации скрипта синтезаИнициализация для скрипта синтеза HDL, заданного как вектор символов. Значение по умолчанию выведено от пары "имя-значение" HDLSynthTool.
Для получения дополнительной информации смотрите HDLSynthInit.
'HDLSynthTerm' — Имя завершения скрипта синтезаИмя завершения для скрипта синтеза HDL. Значение по умолчанию выведено от пары "имя-значение" HDLSynthTool.
Для получения дополнительной информации смотрите HDLSynthTerm.
'GeneratedModelNamePrefix' — Префикс для сгенерированного имени модели'gm_' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите Префикс для сгенерированного имени модели.
'SynthesisTool' — Synthesis'' (значение по умолчанию) | 'Altera Quartus II' | 'Xilinx ISE' | 'Xilinx Vivado'Задайте инструмент синтеза для предназначения для сгенерированного HDL-кода как вектор символов. Для получения дополнительной информации смотрите Инструмент и Устройство.
'SynthesisToolChipFamily' — Synthesis'' (значение по умолчанию) | вектор символовЗадайте серию ИС инструмента синтеза для целевого устройства как вектор символов. Для получения дополнительной информации смотрите раздел Family в Инструменте и Устройстве.
'SynthesisToolDeviceName' — Synthesis'' (значение по умолчанию) | вектор символовЗадайте имя устройства инструмента синтеза для целевого устройства как вектор символов. Для получения дополнительной информации смотрите раздел Device в Инструменте и Устройстве.
'SynthesisToolPackageName' — Synthesis'' (значение по умолчанию) | вектор символовЗадайте имя пакета инструмента синтеза для целевого устройства как вектор символов. Для получения дополнительной информации смотрите раздел Package в Инструменте и Устройстве.
'SynthesisToolSpeedValue' — Synthesis'' (значение по умолчанию) | вектор символовЗадайте значение скорости инструмента синтеза для целевого устройства как вектор символов. Для получения дополнительной информации смотрите раздел Speed в Инструменте и Устройстве.
'SynthesisToolSpeedValue' — Synthesis'' (значение по умолчанию) | вектор символовЗадайте значение скорости инструмента синтеза для целевого устройства как вектор символов. Для получения дополнительной информации смотрите раздел Speed в Инструменте и Устройстве.
'TargetFrequency' — Целевая частота в МГц'' (значение по умолчанию) | вектор символовЗадайте целевую частоту в МГц как вектор символов. Для получения дополнительной информации смотрите Целевую Частоту.
'MulticyclePathInfo' — Ограничительная генерация файла мультивелосипедной дорожки'off' (значение по умолчанию) | 'on'Задайте, сгенерировать ли ограничительный текстовый файл мультивелосипедной дорожки. Для получения дополнительной информации смотрите Ограничения Мультивелосипедной дорожки.
'MulticyclePathConstraints' — Включает - базирующаяся генерация файла ограничения тракта мультицикла'off' (значение по умолчанию) | 'on'Задайте, сгенерировать ли разрешение - базирующийся файл ограничений тракта мультицикла. Для получения дополнительной информации смотрите, Включают - базирующиеся ограничения в Ограничениях тракта Мультицикла.
'ClockEnableInputPort' — Часы включают имя входного порта'clk_enable' (значение по умолчанию) | вектор символовУкажите, что часы включают имя входного порта как вектор символов. Для получения дополнительной информации смотрите, что Часы Включают Настройки.
'ClockEnableOutputPort' — Часы включают имя выходного порта'ce_out' (значение по умолчанию) | вектор символовЧасы включают имя выходного порта, заданное как вектор символов.
Для получения дополнительной информации смотрите, что Часы Включают выходной порт.
'ClockInputPort' — Синхронизируйте имя входного порта'clk' (значение по умолчанию) | вектор символовЗадайте имя входного порта часов как вектор символов. Для получения дополнительной информации смотрите диспетчер Синхронизации Постфикс и Установки часов.
inputType Тип данных HDL для входных портов'wire' или 'std_logic_vector' (значение по умолчанию) | 'signed/unsigned'Входные параметры VHDL могут иметь тип данных 'signed/unsigned' или 'std_logic_vector'. Входными параметрами Verilog должен быть 'wire'.
Для получения дополнительной информации смотрите Input data type в Типах Данных порта Ввода и вывода.
'OutputType' Тип данных HDL для выходных портов'Same as input data type' (значение по умолчанию) | 'std_logic_vector' | 'signed/unsigned' | 'wire'VHDL вывод может быть 'Same as input data type', 'std_logic_vector' или 'signed/unsigned'. Verilog вывод должен быть 'wire'.
Для получения дополнительной информации смотрите Output data type в Типах Данных порта Ввода и вывода.
'ResetInputPort' — Сбросьте имя входного порта'reset' (значение по умолчанию) | вектор символовСбросьте имя входного порта, заданное как вектор символов.
Для получения дополнительной информации смотрите раздел входного порта Сброса в Настройках Сброса.
'VerilogFileExtension' — Расширение файла Verilog'.v' (значение по умолчанию) | вектор символовЗадайте расширение файла для сгенерированных файлов Verilog. Для получения дополнительной информации смотрите Специфичные для языка Идентификаторы и Расширения файла.
'VHDLFileExtension' — Расширение файла VHDL'.vhd' (значение по умолчанию) | вектор символовЗадайте расширение файла для сгенерированных файлов VHDL. Для получения дополнительной информации смотрите раздел VHDLFileExtension в Специфичных для языка Идентификаторах и Расширениях файла.
'VHDLArchitectureName' — Имя архитектуры VHDL'rtl' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите VHDL architecture name на Имя Архитектуры и Библиотеки VHDL.
'VHDLLibraryName' — VHDL'work' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите VHDL library name на Имя Архитектуры и Библиотеки VHDL.
'SplitEntityFilePostfix' — Постфикс для имен файлов сущности VHDL'_entity' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите Split entity file postfix в сущности Разделения и архитектуре.
'SplitArchFilePostfix' — Постфикс для имен файлов архитектуры VHDL'_arch' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите Split arch file postfix в сущности Разделения и архитектуре.
'PackagePostfix' — Постфикс для имени файла пакета'_pkg' (значение по умолчанию) | вектор символовЗадайте постфикс для имени файла пакета как вектор символов. Для получения дополнительной информации смотрите раздел Package Postfix в Специфичных для языка Идентификаторах и Расширениях файла.
'HDLMapFilePostfix' — Постфикс для отображения файла'_map.txt' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите постфикс файла Карты.
'BlockGenerateLabel' — Block снабжает постфиксом для операторов VHDL GENERATE'_gen' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите, что Block generate label в Генерирует Метки Оператора.
'ClockProcessPostfix' — Постфикс для имен процесса часов'_process' (значение по умолчанию) | вектор символовЗадайте постфикс для синхронизированных имен процесса как вектор символов. Для получения дополнительной информации смотрите Синхронизированный раздел постфикса процесса в диспетчере Синхронизации Постфиксе и Установках часов.
'ComplexImagPostfix' — Постфикс для мнимой части комплексного сигнала'_im' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите Complex imaginary part postfix в Комплексном Постфиксе Сигналов.
'ComplexRealPostfix' — Постфикс для мнимой части комплексных имен сигнала'_re' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите Complex real part postfix в Комплексном Постфиксе Сигналов.
'EntityConflictPostfix' — Постфикс для дублирующихся имен модуля сущности или Verilog VHDL'_block' (значение по умолчанию) | вектор символовЗадайте постфикс как вектор символов, который разрешает дублирующуюся сущность или имена модуля. Для получения дополнительной информации смотрите, что Сущность конфликтует постфиксный раздел в Специфичных для языка Идентификаторах и Расширениях файла.
'InstanceGenerateLabel' — Instance маркирует постфикс для операторов VHDL GENERATE'_gen' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите, что Instance generate label в Генерирует Метки Оператора.
'InstancePostfix' — Постфикс для сгенерированных имен экземпляра компонента'' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите Instance postfix в Векторных и Метках Экземпляров Компонента.
'InstancePrefix' — Префикс для сгенерированных имен экземпляра компонента'u_' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите Instance prefix в Векторных и Метках Экземпляров Компонента..
'OutputGenerateLabel' — Выведите постфикс метки присвоения для операторов VHDL GENERATE'outputgen' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите, что Output generate label в Генерирует Метки Оператора.
'PipelinePostfix' — Постфикс для ввода и вывода конвейерно обрабатывает имена регистра'_pipe' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите Конвейерный постфикс.
'ReservedWordPostfix' — Постфикс для имен, конфликтующих с зарезервированными словами VHDL или Verilog'_rsvd' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите Reserved word postfix в Специфичных для языка Идентификаторах и Расширениях файла.
'TimingControllerPostfix' — Постфикс для синхронизации имени контроллера'_tc' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите Timing controller postfix в диспетчере Синхронизации Постфиксе и Установках часов.
'VectorPrefix' — Префикс для векторных имен'vector_of_' (значение по умолчанию) | вектор символовДля получения дополнительной информации смотрите Vector prefix в Векторных и Метках Экземпляров Компонента.
'EnablePrefix' — Префикс для внутреннего включает сигналы'enb' (значение по умолчанию) | вектор символовПрефикс для внутренних часов включает, и поток управления включают сигналы, заданные как вектор символов. Для получения дополнительной информации смотрите, что Часы Включают Настройки.
'ModulePrefix' — Префикс для модулей или имен сущности'' (значение по умолчанию) | вектор символовЗадайте префикс для каждого модуля или имени сущности в сгенерированном HDL-коде. HDL Coder также применяет этот префикс к сгенерированным именам файлов скрипта
Для получения дополнительной информации смотрите ModulePrefix в Специфичных для языка Идентификаторах и Расширениях файла.
1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.
2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.
3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.
4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.
5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.