Этот раздел содержит параметры во вкладке HDL Code Generation> Optimization> Pipelining диалогового окна Configuration Parameters. Используя параметры в этом разделе, можно улучшить синхронизацию проекта на целевом устройстве. Включите конвейеризацию тактовой частоты и позвольте конвейеризации тактовой частоты в выходных портах DUT запускать конвейерные регистры на более быстрой тактовой частоте на целевом устройстве FPGA.
Если ваш проект содержит мультивелосипедные дорожки, используйте конвейеризацию тактовой частоты, чтобы вставить конвейерные регистры на тактовой частоте, которая быстрее, чем скорость передачи данных. Эта оптимизация улучшает частоту часов и уменьшает использование области, не вводя дополнительную задержку. Конвейеризация тактовой частоты не влияет на существующие задержки проекта вашей модели. Это - альтернатива использованию ограничений мультивелосипедной дорожки с вашим инструментом синтеза.
Значение по умолчанию: на
На Вставьте конвейерные регистры на тактовой частоте для мультивелосипедных дорожек.
'off'Вставьте конвейерные регистры на скорости передачи данных для мультивелосипедных дорожек.
Если вы задаете Oversampling factor, больше, чем один, убедитесь, что вы устанавливаете флажок Clock-rate pipelining. Конвейеризация тактовой частоты идентифицирует области в вашей модели, которые запускаются на той же медленной скорости передачи данных и разграничены блоками Задержки или блоками, которые вводят переход уровня. Генератор кода преобразовывает эти области в более быструю тактовую частоту путем представления Повторных блоков во входе области и блоков Перехода Уровня при выводе области.
Свойство:
ClockRatePipelining |
| Ввод: символьный вектор |
Значение:
'on' | 'off' |
Значение по умолчанию:
'on' |
Чтобы установить это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Например, можно использовать установку ClockRatePipelining, когда вы генерируете HDL-код для подсистемы symmetric_fir в модели sfir_fixed с помощью любого из этих методов.
Передайте свойство в качестве аргумента к функции makehdl.
makehdl('sfir_fixed/symmetric_fir', ...
'ClockRatePipelining','on')Когда вы используете hdlset_param, можно установить параметр на модели и затем сгенерировать HDL-код с помощью makehdl.
hdlset_param('sfir_fixed','ClockRatePipelining','on')
makehdl('sfir_fixed/symmetric_fir')
Для выходных портов DUT вставьте конвейерные регистры на тактовой частоте вместо скорости передачи данных.
Значение по умолчанию: 'off'
На В выходных портах DUT вставьте конвейерные регистры на тактовой частоте.
'off'В выходных портах DUT вставьте конвейерные регистры на скорости передачи данных.
Когда вы задаете этот параметр, убедитесь, что вы устанавливаете флажок Clock-rate pipelining.
Свойство:
ClockRatePipelineOutputPorts |
| Ввод: символьный вектор |
Значение:
'on' | 'off' |
Значение по умолчанию:
'off' |
Чтобы установить это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Например, можно использовать установку ClockRatePipelineOutputPorts, когда вы генерируете HDL-код для подсистемы symmetric_fir в модели sfir_fixed с помощью любого из этих методов.
Передайте свойство в качестве аргумента к функции makehdl.
makehdl('sfir_fixed/symmetric_fir', ...
'ClockRatePipelineOutputPorts','on')Когда вы используете hdlset_param, можно установить параметр на модели и затем сгенерировать HDL-код с помощью makehdl.
hdlset_param('sfir_fixed','ClockRatePipelineOutputPorts','on')
makehdl('sfir_fixed/symmetric_fir')