Документация

Сгенерированный код использует VHDL функция falling_edge или rising_edge.

Например, следующий код, сгенерированный от блока Unit Delay, использует rising_edge, чтобы обнаружить положительные переходы часов:

Unit_Delay1_process : PROCESS (clk, reset)
  BEGIN
    IF reset = '1' THEN
      Unit_Delay1_out1 <= (OTHERS => '0');
    ELSIF rising_edge(clk) THEN
      IF clk_enable = '1' THEN
        Unit_Delay1_out1 <= signed(x_in);
      END IF;
    END IF; 
  END PROCESS Unit_Delay1_process;

Сгенерированный код использует синтаксис 'event.

Например, следующий код, сгенерированный от блока Unit Delay, использует clk'event AND clk = '1', чтобы обнаружить положительные переходы часов:

Unit_Delay1_process : PROCESS (clk, reset)
  BEGIN
    IF reset = '1' THEN
      Unit_Delay1_out1 <= (OTHERS => '0');
    ELSIF clk'event AND clk = '1' THEN
      IF clk_enable = '1' THEN
        Unit_Delay1_out1 <= signed(x_in);
      END IF;
    END IF; 
  END PROCESS Unit_Delay1_process;

Оптимизируйте для покрытия кода путем минимизации промежуточных сигналов. Например, предположите, что сгенерированный код с этим отправление:

const3 <= to_signed(24, 7);
subtractor_sub_cast <= resize(const3, 8);
subtractor_sub_cast_1 <= resize(delayout, 8);
subtractor_sub_temp <= subtractor_sub_cast - subtractor_sub_cast_1;

С этой установкой на HDL Coder™ оптимизирует вывод к:

subtractor_sub_temp <= 24 - (resize(delayout, 8));

Генератор кода удаляет промежуточные сигналы const3, subtractor_sub_cast и subtractor_sub_cast_1.

Оптимизируйте для debuggability путем сохранения промежуточных сигналов.

При генерации кода для векторного порта сгенерируйте структуру скалярных портов.

При генерации кода для векторного порта сгенерируйте определение типа и объявление порта для векторного порта.

Разверните и не используйте FOR и циклы GENERATE из сгенерированного кода VHDL. (В коде Verilog^® всегда разворачиваются циклы.)

Включайте FOR и циклы GENERATE в сгенерированном коде VHDL.

Сгенерируйте один допускающий повторное использование файл HDL для нескольких подсистем маскированных с различными значениями для параметров маски. HDL Coder автоматически обнаруживает подсистемы с настраиваемыми параметрами маски, которые с обеспечением совместного доступа.

В подсистеме можно использовать параметр маски только в следующих блоках и параметрах.

Сгенерируйте отдельный файл HDL для каждой подсистемы маскированной.

Генератор кода использует десятичное кодирование в перечислимых типах Verilog и VHDL-native в VHDL. Этот пример показывает verilog фрагмент кода этой схемы кодирования для Графика Stateflow^®, который имеет четыре состояния.

parameter 
is_Chart_IN_s_idle = 2'd0, 
is_Chart_IN_s_rx = 2'd1, 
is_Chart_IN_s_wait_0 = 2'd2, 
is_Chart_IN_s_wait_tb = 2'd3;

Генератор кода использует схему прямого кодирования, где один бит высок, чтобы представлять каждую перечислимую величину. Этот пример показывает verilog фрагмент кода этой схемы кодирования для диаграммы Stateflow, которая имеет четыре состояния.

parameter 
is_Chart_IN_s_idle = 4'b0001, 
is_Chart_IN_s_rx = 4'b0010, 
is_Chart_IN_s_wait_0 = 4'b0100, 
is_Chart_IN_s_wait_tb = 4'b1000;

Генератор кода использует 2D горячую схему кодирования, где два бита высоки, чтобы представлять каждую перечислимую величину. Этот пример показывает verilog фрагмент кода этой схемы кодирования для диаграммы Stateflow, которая имеет четыре состояния.

parameter 
is_Chart_IN_s_idle = 4'b0011, 
is_Chart_IN_s_rx = 4'b0101, 
is_Chart_IN_s_wait_0 = 4'b0110, 
is_Chart_IN_s_wait_tb = 4'b1001;

Генератор кода использует бинарную схему кодирования, чтобы представлять каждую перечислимую величину. Этот пример показывает verilog фрагмент кода этой схемы кодирования для диаграммы Stateflow, которая имеет четыре состояния.

parameter 
is_Chart_IN_s_idle = 2'b00, 
is_Chart_IN_s_rx = 2'b01, 
is_Chart_IN_s_wait_0 = 2'b10, 
is_Chart_IN_s_wait_tb = 2'b11;