Используйте HDL import, чтобы импортировать синтезируемый HDL-код в среду моделирования Simulink®. Чтобы импортировать HDL-код, используйте функцию importhdl
. Убедитесь, что построения, используемые в HDL-коде, поддерживаются импортом HDL.
Эти таблицы приводят поддерживаемые построения Verilog®, которые можно использовать, когда вы импортируете свой HDL-код. Если вы используете неподдерживаемое построение, импорт HDL генерирует ошибку при парсинге файла входа HDL. Импорт HDL Verilog может иногда игнорировать присутствие определенных построений в HDL-коде. Чтобы узнать больше, смотрите раздел Comments таблицы.
Построения Verilog | Поддерживаемый? | Комментарии |
---|---|---|
Объявление библиотеки | Нет | – |
Объявление настройки | Нет | – |
Объявление модуля | Да | Несколько частот дискретизации и несколько входных параметров часов не поддержаны. |
Список портов параметра модуля | Да | – |
Объявления порта | Да | Порты INOUT не поддержаны. |
Модуль без портов | Нет | – |
Локальное объявление параметра | Да | – |
Объявление параметра | Да | -- |
Инстанцирование модуля | Да |
|
Построения Verilog | Поддерживаемый? | Комментарии |
---|---|---|
Сетевое объявление (Провод, Supply0, Supply1) | Да | – |
Действительное объявление | Нет | – |
Представьте объявление в виде строки | Нет | – |
Векторное объявление | Да | – |
Поддержка массивов и массив indexinh | Да | – |
Объявление Реджа | Да | – |
Целочисленное объявление | Да | – |
Построения Verilog | Поддерживаемый? | Комментарии |
---|---|---|
Лексические лексемы (Пробел, оператор, комментарий) | Да | – |
Идентификаторы (простой, оставленный) | Да | – |
Системные функции ($signed, $unsigned) | Да | – |
Припишите экземпляры | Нет | Импорт HDL игнорирует эти построения. |
Комментарии | Нет | Импорт HDL игнорирует эти построения. |
Числа (Десятичное число, двоичный файл, шестнадцатеричный, и восьмеричный) | Да | – |
Директивы компилятора ('задают', undef, 'ifndef', еще если), | Да | – |
Построения Verilog | Поддерживаемый? | Комментарии |
---|---|---|
Непрерывное присвоение | Да | – |
Блокирование присвоения | Да | – |
Неблокирование присвоения | Да | – |
Процедурное присвоение (блок Always ) | Да | – |
Построения Verilog | Поддерживаемый? | Комментарии |
---|---|---|
Арифметические операторы (+, - *, **,/, <<<>>,>) | Да | – |
Логические операторы (<<>>!, &&, | |, ==!=) | Да | – |
Операторы отношения (>, <> =, <=, ==!=) | Да | – |
Побитовые операторы (~, &, |, ^, ~ ^, ^ ~) | Да | – |
Унарные операторы (+,-) | Да | Поддерживаемый для ограниченных типов данных |
Операторы степени | Да | Поддерживаемый для ограниченных типов данных |
Условные операторы (?:) | Да | – |
Конкатенация | Да | – |
Битный выбор | Да | – |
Операторы сокращения (&, ~ &, |, ~ |, ^, ~ ^ или ^ ~) | Да | – |
Построения Verilog | Поддерживаемый? | Комментарии |
---|---|---|
Если еще оператор | Да | – |
Условные операторы (?:) | Да | – |
Цикл for | Да | – |
Цикл Генерирует построение | Да | Цикл поддержек генерирует построения, которые генерирует такой что касается - случай - генерируют, и если - генерируют построения. |
Условное выражение Генерирует построение | Нет | – |
Сгенерируйте область | Нет | – |
Объявление Genvar | Нет | – |
Оператор выбора | Да | casex и операторы случаев также поддержаны. |
Построения Verilog | Поддерживаемый? | Комментарии |
---|---|---|
Объявление задачи | Нет | – |
Начальное построение (моделирование ROM) | Нет | – |
Последовательные блоки | Да | – |
Блокируйте объявления | Да | – |
Событие проверяет утверждения | Да | – |
Вызовы функции | Да | Импорт HDL не поддерживает вызовы рекурсивной функции. |
Задача включает | Нет | – |
Построение Always | Да | – |
Объявление функции | Да | – |
Построения Verilog | Поддерживаемый? | Комментарии |
---|---|---|
Пропустите инстанцирование | Нет | – |
Specparams | Нет | – |
Блок Specify | Нет | – |
Семантическая верификация (неиспользуемые порты, исправьте инстанцирование модуля), | Да | – |
Синхронизируйте идентификацию пакета | Да | Несколько частот дискретизации и несколько сигналов часов не поддержаны. |
Укажите вывод | Да | – |
Сравните с выводом блока Constant | Да | – |
Получите вывод блока | Да | – |
Вывод RAM | Да | – |
Вывод ROM | Нет | – |
Встречный вывод | Нет | – |
Управляйте силой | Нет | – |