Введите частоту часов, которая должна быть разделена, задана как скаляр. В замкнутом цикле фазы (PLL) система порт clk in соединяется с выводом блока VCO.

Типы данных: double

Отношение вывода, чтобы ввести частоту часов, заданную как дробный скаляр. Значение в порте div-by, N.FF, разделено в две части: целая часть (N) и дробная часть (.FF).

Для модулятора сигмы дельты th-порядка n значение в порте div-by достигается переменным N между ²ⁿ различные целочисленные значения.

Типы данных: double

Выведите частоту часов, заданную как скаляр. В системе PLL порт clk out соединяется с входным портом обратной связи блока PFD. Вывод в порте clk out является квадратным импульсным train 1-вольтовой амплитуды.

Типы данных: double

Порядок модулятора сигмы дельты.

Для th-порядка n модулятора сигмы дельты значение в порте div-by достигается путем варьирования значения счетчика N между ²ⁿ различные значения. Порядок модулятора задает область значений значений, которыми сигнал в порте clk in будет разделен, обеспечивая эффект деления, подобный значению N.FF в порте div-by.

Программируемое использование

Выберите, чтобы включить увеличенный buffer size во время симуляции. Это увеличивает buffer size Логического Решения в блоке Fractional Clock Divider with DSM. По умолчанию эта опция является невыбранной.

Количество выборок буферизации ввода, доступной во время симуляции, заданной как положительный целочисленный скаляр. Это устанавливает buffer size Логического Решения в блоке Fractional Clock Divider with DSM.

Выбор различного решателя симуляции или выборка стратегий могут измениться, количество входных выборок должно было произвести точную выходную выборку. Установите Buffer size на достаточно большое значение так, чтобы входной буфер содержал все входные требуемые выборки.

Зависимости

Этот параметр только доступен, когда опция Enable increased buffer size выбрана в диалоговом окне Block Parameters.

Программируемое использование