| Test Condition | Ограничьте значения сигналов в тестах |
sldv.condition | Функция условия испытания для диаграмм Stateflow и блоков MATLAB function |
sldvextract | Извлеките подсистему или содержимое подграфика в новую модель для анализа |
sldvtimer | Идентифицируйте, изменитесь, и оптимизация таймера отображения |
sldvoptions | Создайте объект опций верификации проекта |
sldvrun | Модель Analyze |
sldvgencov | Анализируйте модели, чтобы получить недостающее покрытие модели |
sldvlogsignals | Регистрируйте значения входного порта симуляции |
sldvruntest | Моделируйте модель при помощи входных данных |
sldvruntestopts | Сгенерируйте опции симуляции или выполнения для sldvruntest или sldvruncgvtest |
sldvharnessopts | Опции по умолчанию для sldvmakeharness |
sldvmakeharness | Сгенерируйте модель тестовой обвязки |
sldvmergeharness | Объедините тесты и инициализации в одну модель тестовой обвязки |
sldvreport | Сгенерируйте отчет |
Цели покрытия модели для генерации тестов
Decision Coverage в Simulink® Design Verifier™ исследует блоки и состояния Stateflow®, которые представляют моменты принятия решения в модели.
Измененное условие и Decision Coverage в Simulink Design Verifier
Описывает различие между покрытием MCDC в Simulink Design Verifier и в Simulink Coverage™.
Улучшенное покрытие MCDC в Simulink Design Verifier
Описывает Расширенную концепцию покрытия MCDC и рабочие процессы.
Улучшите покрытие модели более старых моделей релиза
Объясняет, как использовать перекрестный рабочий процесс релиза для образцового обновления при помощи Simulink Design Verifier.
Используйте Советника по вопросам Генерации тестов, чтобы вести образцовый и анализ компонента.
Недостающее покрытие в подсистемах и блоках Model
Объясняет, как преобразовать подсистемы в блоки Model прежде, чем попытаться достигнуть недостающего покрытия.
Сгенерируйте тесты для образцового Decision Coverage
Пример, который обходит вас посредством процесса генерации тестов для модели.
Экспортируйте тесты в Simulink Test
Описывает, как сгенерировать тесты в Simulink Test™ с помощью результатов анализа Simulink Design Verifier, которые могут быть сгенерированы доказательством свойства, поиском ошибок проектирования и генерацией теста.
Генерация тестов на модели с блоком вызывающей стороны C
C вызывающая сторона
Генерация тестов для пользовательского кода в диаграмме Stateflow
Диаграмма Stateflow
Панель верификатора проекта: генерация тестов
Задайте опции, которые управляют, как Simulink Design Verifier генерирует тесты для моделей, которые он анализирует.
