Платформа Xilinx Zynq

Сгенерируйте и разверните HDL-код и встроенное программное обеспечение на платформе Xilinx® Zynq®-7000

HDL Coder™ может сгенерировать ядро IP, интегрировать его в ваш проект EDK и программировать оборудование Zynq. Используя Embedded Coder®, можно сгенерировать и создать встроенное программное обеспечение и запустить его на процессоре ARM®. Смотрите Рабочий процесс Элемента кода аппаратного программного обеспечения для Платформ SoC.

Чтобы развернуть ваш проект в оборудование Zynq, необходимо установить Пакет Поддержки HDL Coder для Платформы Xilinx Zynq. Дополнительные сведения см. в HDL Coder Поддерживаемые аппаратные средства.

Классы

hdlcoder.BoardОбъект регистрации плат, который описывает SoC пользовательская плата
hdlcoder.ReferenceDesignРегистрационный объект исходного проекта, который описывает исходный проект SoC
hdlcoder.WorkflowConfigСконфигурируйте рабочие процессы развертывания и генерация HDL-кода

Темы

Проект модели для ведомой интерфейсной генерации AXI4

Как спроектировать вашу модель для AXI4 или AXI4-облегченные интерфейсы для скалярных или векторных портов и считать назад значения.

Проект модели для AXI4-потоковой генерации интерфейса

Как спроектировать вашу модель для AXI4-потокового вектора, или скаляр соединяют интерфейсом с генерацией.

Проект модели для AXI4-потоковой генерации видеоинтерфейса

Как спроектировать вашу модель для генерации ядра IP с AXI4-потоковыми видеоинтерфейсами.

Проект модели для основной интерфейсной генерации AXI4

Описание Основного протокола AXI4, и как можно спроектировать модель для генерации ядра IP с AXI4-основными интерфейсами.

Целевые Советы FPGA программы или устройства SoC

Как программировать целевое Оборудование Intel или Xilinx

Отладьте ядро IP Используя сбор данных FPGA

То В этом примере показано, как отладить HDL Coder, сгенерировало Ядро IP использование функции Сбора данных FPGA HDL Verifier.

Поиск и устранение проблем

Разрешите отказы синхронизации в генерации ядра IP и рабочих процессах ввода-вывода FPGA Simulink Real-Time

Разрешите отказы синхронизации в шаге Потока битов FPGA Сборки Рабочего процесса Генерации Ядра IP или Рабочего процесса ввода-вывода FPGA Simulink Real-Time для Находящихся в Vivado Советов.

Рекомендуемые примеры

Для просмотра документации необходимо авторизоваться на сайте