Двухскоростная двухпортовая ОЗУ

Двухпортовая ОЗУ, поддерживающая две скорости

Библиотека

Кодер HDL/RAM HDL

Описание

Двухпортовый блок двухпортовой ОЗУ моделирует ОЗУ, которое поддерживает одновременные операции чтения и записи на разные адреса с двумя тактовыми скоростями. Порт A ОЗУ может работать с одной скоростью, а порт B - с другой.

В высокопроизводительных аппаратных приложениях этот блок можно использовать для доступа к оперативной памяти дважды за тактовый цикл. При создании кода HDL этот блок отображается в двухпортовое ОЗУ с двумя тактовыми импульсами в большинстве FPGA.

Одновременный доступ

Доступ к различным адресам из портов A и B возможен одновременно. Вы также можете считывать один и тот же адрес из портов A и B.

Однако не обращайтесь к адресу с одного порта ОЗУ, пока он записывается с другого порта ОЗУ. Во время моделирования при доступе к адресу из одного порта ОЗУ одновременно с записью этого адреса из другого порта ОЗУ программное обеспечение сообщает об ошибке.

Режим чтения-во-время записи

В ОЗУ действует режим «первая запись». При записи в ОЗУ новые данные записи немедленно становятся доступными на выходном порту.

Параметры

Ширина порта адреса: Битовая ширина адреса. Минимальная битовая ширина равна 2, а максимальная битовая ширина равна 28. Значение по умолчанию - 8.

Порты

Блок имеет следующие порты:

din_A

Запись данных для порта RAM A. Данные могут иметь любую ширину. Он наследует ширину и тип данных из входного сигнала.

Тип данных: скалярная фиксированная точка, целое число или комплекс

addr_A

Адрес записи для порта RAM A.

Тип данных: скалярное целое число без знака (uintN) или беззнаковая фиксированная точка (ufixN) с длиной фракции 0

we_A

Включить запись для порта RAM A. Установка we_A кому true для операции записи, или false для операции чтения.

Тип данных: Логический

din_B

Запись данных для порта RAM B. Данные могут иметь любую ширину и наследуют ширину и тип данных из входного сигнала.

Тип данных: скалярная фиксированная точка, целое число или комплекс

addr_B

Адрес записи для порта RAM B.

we_B

Разрешение записи для порта ОЗУ B. Установка we_B кому true для операции записи, или false для операции чтения.

Тип данных: Логический

dout_A

Выходные данные из адреса порта RAM A, addr_A.

dout_B

Выходные данные из адреса порта B ОЗУ, addr_B.

Алгоритмы

развернуть все

Код HDL, сформированный для блоков ОЗУ, содержит:

Задержка одного тактового цикла для вывода считанных данных.
Нет сигнала сброса, потому что некоторые инструменты синтеза не выводят ОЗУ из кода HDL, если он включает сброс.

Создание кода для блока ОЗУ создает отдельный файл, blockname.ext. blockname является производным от имени блока ОЗУ. ext - расширение имени файла целевого языка.

Инициализация ОЗУ

Код, созданный для инициализации ОЗУ, предназначен только для моделирования. Средства синтеза могут игнорировать этот код.

Реализовать ОЗУ с включенным тактовым сигналом или без него

Свойство блока HDL, RAMArchitecture, включает или подавляет генерацию логики включения синхронизации для всех блоков ОЗУ в подсистеме. Можно задать RAMArchitecture на следующие значения:

WithClockEnable (по умолчанию): Создает ОЗУ с помощью шаблонов HDL, которые включают сигнал включения синхронизации и пустую оболочку ОЗУ.
WithoutClockEnable: Генерирует ОЗУ без включения синхронизации и оболочку ОЗУ, которая реализует логику включения синхронизации.

Некоторые средства синтеза не выводят ОЗУ с включенным синхросигналом. Если средство синтеза не поддерживает структуры ОЗУ с включенной тактовой частотой и не может сопоставить созданный код HDL с ресурсами ОЗУ FPGA, установите RAMArchitecture кому WithoutClockEnable.

Ограничения вывода ОЗУ

Если блоки ОЗУ используются для выполнения параллельных операций чтения и записи, проверьте режим чтения и записи на оборудовании. Поведение блоков ОЗУ в Simulink ® при чтении и записи совпадает с поведением сгенерированного кода HDL. Однако, если инструмент синтеза не следует такому же поведению во время вывода ОЗУ, это приводит к тому, что поведение чтения во время записи в аппаратном обеспечении отличается от поведения модели Simulink или сгенерированного кода HDL.

Средство синтеза может не сопоставить созданный код с оперативной памятью по следующим причинам:

Малый размер ОЗУ: ваш инструмент синтеза использует регистры для реализации малого ОЗУ для лучшей производительности.
Присутствует сигнал включения синхронизации. Можно подавить генерацию сигнала включения синхронизации в блоках ОЗУ, как описано в разделе Реализация ОЗУ с включением синхронизации или без него.

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Примечание

Для получения результатов моделирования, соответствующих сгенерированному коду HDL, на панели Решатель (Solver) диалогового окна Параметры конфигурации (Configuration Parameters) снимите флажок Рассматривать каждую дискретную скорость как отдельную задачу. Если флажок снят, режим однозадачности включен. При моделировании блока с установленным флажком выходные данные могут обновляться в том же цикле, но в сгенерированном коде HDL выходные данные обновляются на один цикл позже.

Этот блок имеет единую архитектуру HDL по умолчанию.

Свойства блока HDL

Общая информация
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline.
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline.
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе OutputPipeline.

Примечание

Свойство RAMDirective недоступно для использования с двухпортовым ОЗУ, поскольку блок не имеет единого интерфейса синхронизации.

Комплексная поддержка данных

Этот блок поддерживает генерацию кода для сложных сигналов. Нельзя иметь смешанные вещественные и сложные входные данные.

См. также

Блоки

Двухпортовая ОЗУ | Простая двухпортовая оперативная память | Однопортовая ОЗУ

Представлен в R2014a

Документация

Двухскоростная двухпортовая ОЗУ

Библиотека

Описание

Одновременный доступ

Режим чтения-во-время записи

Параметры

Порты

Алгоритмы

Инициализация ОЗУ

Реализовать ОЗУ с включенным тактовым сигналом или без него

Ограничения вывода ОЗУ

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Блоки

Документация по кодеру HDL

Поддержка

Документация

Двухскоростная двухпортовая ОЗУ

Библиотека

Описание

Одновременный доступ

Режим чтения-во-время записи

Параметры

Порты

Алгоритмы

Инициализация ОЗУ

Реализовать ОЗУ с включенным тактовым сигналом или без него

Ограничения вывода ОЗУ

Расширенные возможности

Создание кода C/C + + Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Блоки

Документация по кодеру HDL

Поддержка

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.