Простая двухпортовая оперативная память

Двухпортовая ОЗУ с одним портом вывода

Библиотека

Кодер HDL/RAM HDL

Описание

Блок простого двухпортового ОЗУ моделирует ОЗУ, которое поддерживает одновременные операции чтения и записи и имеет один выходной порт для чтения данных. Этот блок можно использовать для создания кода HDL, который отображается в ОЗУ в большинстве FPGA.

Простое двухпортовое ОЗУ аналогично двухпортовому ОЗУ, но двухпортовое ОЗУ имеет как порт вывода данных записи, так и порт вывода данных чтения.

Режим чтения-во-время записи

Во время операции записи, если операция чтения происходит по тому же адресу, на выходе появляются старые данные.

Параметры

Ширина порта адреса: Битовая ширина адреса. Минимальная битовая ширина равна 2, а максимальная битовая ширина равна 29. Значение по умолчанию - 8.

Порты

Блок имеет следующие порты:

wr_din

Запись входных данных. Данные могут иметь любую ширину. Он наследует ширину и тип данных из входного сигнала.

Тип данных: скалярная фиксированная точка, целое число или комплекс

wr_addr

Адрес записи.

Тип данных: скалярное целое число без знака (uintN) или беззнаковая фиксированная точка (ufixN) с длиной фракции 0

wr_en

Включить запись.

Тип данных: Логический

rd_addr

Адрес для чтения.

rd_dout

Выходные данные из считанного адреса, rd_addr.

Алгоритмы

развернуть все

Код HDL, сформированный для блоков ОЗУ, содержит:

Задержка одного тактового цикла для вывода считанных данных.
Нет сигнала сброса, потому что некоторые инструменты синтеза не выводят ОЗУ из кода HDL, если он включает сброс.

Создание кода для блока ОЗУ создает отдельный файл, blockname.ext. blockname является производным от имени блока ОЗУ. ext - расширение имени файла целевого языка.

Инициализация ОЗУ

Код, созданный для инициализации ОЗУ, предназначен только для моделирования. Средства синтеза могут игнорировать этот код.

Реализовать ОЗУ с включенным тактовым сигналом или без него

Свойство блока HDL, RAMArchitecture, включает или подавляет генерацию логики включения синхронизации для всех блоков ОЗУ в подсистеме. Можно задать RAMArchitecture на следующие значения:

WithClockEnable (по умолчанию): Создает ОЗУ с помощью шаблонов HDL, которые включают сигнал включения синхронизации и пустую оболочку ОЗУ.
WithoutClockEnable: Генерирует ОЗУ без включения синхронизации и оболочку ОЗУ, которая реализует логику включения синхронизации.

Некоторые средства синтеза не выводят ОЗУ с включенным синхросигналом. Если средство синтеза не поддерживает структуры ОЗУ с включенной тактовой частотой и не может сопоставить созданный код HDL с ресурсами ОЗУ FPGA, установите RAMArchitecture кому WithoutClockEnable.

Для получения сведений о том, как генерировать ОЗУ без включения часов, см. пример «Начало работы с ОЗУ и ПЗУ». Для открытия примера в командной строке введите:

hdlcoderramrom

Ограничения вывода ОЗУ

Если блоки ОЗУ используются для выполнения параллельных операций чтения и записи, проверьте режим чтения и записи на оборудовании. Поведение блоков ОЗУ в Simulink ® при чтении и записи совпадает с поведением сгенерированного кода HDL. Однако, если инструмент синтеза не следует такому же поведению во время вывода ОЗУ, это приводит к тому, что поведение чтения во время записи в аппаратном обеспечении отличается от поведения модели Simulink или сгенерированного кода HDL.

Средство синтеза может не сопоставить созданный код с оперативной памятью по следующим причинам:

Малый размер ОЗУ: ваш инструмент синтеза использует регистры для реализации малого ОЗУ для лучшей производительности.
Присутствует сигнал включения синхронизации. Можно подавить генерацию сигнала включения синхронизации в блоках ОЗУ, как описано в разделе Реализация ОЗУ с включением синхронизации или без него.

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет единую архитектуру HDL по умолчанию.

Свойства блока HDL

Общая информация
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline.
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline.
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе OutputPipeline.
RAMDirective	Укажите, следует ли сопоставлять блоки ОЗУ в конструкции с распределенными RAM, блоками RAM или памятью UltraRAM на целевом FPGA. См. также RAMDirective.

Комплексная поддержка данных

Этот блок поддерживает генерацию кода для сложных сигналов.

См. также

Блоки

Двухпортовая ОЗУ | Двухскоростная двухпортовая ОЗУ | Однопортовая ОЗУ

Представлен в R2014a

Документация

Простая двухпортовая оперативная память

Библиотека

Описание

Режим чтения-во-время записи

Параметры

Порты

Алгоритмы

Инициализация ОЗУ

Реализовать ОЗУ с включенным тактовым сигналом или без него

Ограничения вывода ОЗУ

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Блоки

Документация по кодеру HDL

Поддержка

Документация

Простая двухпортовая оперативная память

Библиотека

Описание

Режим чтения-во-время записи

Параметры

Порты

Алгоритмы

Инициализация ОЗУ

Реализовать ОЗУ с включенным тактовым сигналом или без него

Ограничения вывода ОЗУ

Расширенные возможности

Создание кода C/C + + Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Блоки

Документация по кодеру HDL

Поддержка

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.