Задержка входного сигнала на один период выборки, когда внешний сигнал Enable является истинным, а внешний сигнал Reset - ложным
Кодер HDL/дискретный
Блок Unit Delay Enabled Resettable Synchronous объединяет функциональные возможности блока Unit Delay Enabled Synchronous и блока Unit Delay Resettable Synchronous.
Блок Unit Delay Enabled Resettable Synchronous задерживает входной сигнал u на один период выборки, когда внешний сигнал Enable является истинным и когда внешний сигнал Reset является ложным. Когда сигнал Enable имеет значение false, состояние и выходной сигнал сохраняют предыдущее значение. Когда сигнал Reset имеет значение true, состояние и выходной сигнал принимают значение параметра Initial condition. Сигналы Enable и Reset являются истинными, когда E и R ненулевые, и ложными, когда E и R равны нулю.
Реализация синхронного блока с включенной единичной задержкой состоит из синхронной подсистемы, которая содержит блок с включенной задержкой с длиной задержки, равной единице, и блок управления состоянием в Synchronous режим. При использовании этого блока в модели и установке HDL Coder™ модель генерирует более чистый код HDL и использует меньше аппаратных ресурсов из-за Synchronous поведение блока State Control.
Блок не поддерживает векторные входы портов Reset и Enable.
Нельзя использовать блок внутри блоков Включенная подсистема, Запускаемая подсистема или Сбрасываемая подсистема, которые используют Classic семантика. Подсистема должна использовать Synchronous семантика.
Государственный контроль | Единичная задержка | Единичная задержка включена синхронно | Единичная задержка, сбрасываемая синхронно