Задержка входного сигнала на один период выборки при ложном внешнем сигнале сброса
Кодер HDL/дискретный
Блок Unit Delay Resettable Synchronous задерживает входной сигнал u на один период выборки, когда внешний сигнал сброса является ложным. Когда сигнал Reset имеет значение true, состояние и выходной сигнал принимают значение параметра Initial condition. Сигнал Reset имеет значение true, когда R не равен нулю, и false, когда R равен нулю.
Реализация сбрасываемого синхронного блока задержки блока состоит из синхронной подсистемы, которая содержит сбрасываемый блок задержки с длиной задержки, равной единице, и блок управления состоянием в Synchronous режим. При использовании этого блока в модели и установке HDL Coder™ модель генерирует более чистый код HDL и использует меньше аппаратных ресурсов из-за Synchronous поведение блока State Control.
Блок не поддерживает векторные входы порта сброса.
Нельзя использовать блок внутри блоков Включенная подсистема, Запускаемая подсистема или Сбрасываемая подсистема, которые используют Classic семантика. Подсистема должна использовать Synchronous семантика.