Exponenta Banner
exponenta event banner

Отладка ядра IP с помощью функции сбора данных FPGA

В этом примере используются:

Открыть сценарий

В этом примере показано, как отладить генерируемый кодером HDL IP Core с помощью функции FPGA Data Capture программы HDL Verifier.

Требования

  • Оценочный комплект Xilinx Zynq ZC702

  • Пакет поддержки кодера HDL для платформы Xilinx Zynq

  • Пакет поддержки HDL Verifier для плат Xilinx FPGA

  • (Дополнительно) Пакет поддержки встроенного кодера для платформы Xilinx Zynq

  • (Необязательно) Панель инструментов системы DSP

  • Следуйте разделу «Настройка оборудования и инструментов Zynq» в примере кодера HDL Начало работы с платформой Targeting Xilinx Zynq для настройки ZC702 оборудования.

Введение

При отладке сгенерированного ядра IP из кодера HDL рекомендуется контролировать внутренние сигналы ядра IP при его работе на реальном оборудовании. В этом примере показано, как использовать функцию FPGA Data Capture программы HDL Verifier для ввода таких сигналов в MATLAB для отладочного анализа.

Начните с просмотра примера модели:

open_system('hdlcoder_led_blinking_data_capture');

Подсистема led_counter - это аппаратная подсистема, предназначенная для фабрики FPGA. Внутри этой подсистемы мы отметили несколько внутренних сигналов как контрольные точки. Кодер HDL направляет эти внутренние сигналы из DUT и в оболочку ядра IP, чтобы сигналы могли быть подключены к IP-интерфейсу захвата данных FPGA.

open_system('hdlcoder_led_blinking_data_capture/led_counter');

Создание ядра HDL IP

Запустите помощник по рабочим процессам HDL из модели и запустите рабочий процесс создания IP Core. Подробное пошаговое руководство см. в примере Начало работы с платформой Targeting Xilinx Zynq

1. На шаге 1.1 выберите IP Core Generation в рабочем процессе Target. В поле «Целевая платформа» выберите «Набор для оценки Xilinx Zynq ZC702»

2. На шаге 3.1.3 на вкладке «Ports» (Порты) проверьте «Enable HDL DUT port generation for test points» (Включить генерацию портов HDL DUT для контрольных точек).

3. На шаге 1.3 выберите интерфейс «FPGA Data Capture - JTAG» для портов blinkfrequency, blinkdirection, led_output и count.

4. Выполните оставшиеся шаги рабочего процесса, чтобы создать IP-адрес HDL и запрограммировать целевое устройство.

Сбор и отображение данных из IP Core

Теперь фабрика FPGA запрограммирована и запущена, следующим шагом является сбор данных с платы Zynq.

Сначала найдите сценарий запуска FPGA Data Capture. В этом примере сценарий находится в каталоге генерации кода HDL: hdl_prj/ip_core/led_count_ip_v1_0/fpga_data_capture/launchDataCaptureApp.m. Этот сценарий также можно найти в отчете о создании кода.

Затем запустите этот сценарий в MATLAB. Необходимо добавить каталог, в котором находится сценарий, в путь MATLAB или изменить текущую папку.

После выполнения этого сценария запускается приложение FPGA Data Capture. Можно нажать кнопку «Capture Data», чтобы захватить данные из FPGA без настройки триггеров.

Можно также установить условие триггера, где led_counter==0, и положение триггера, равное 32. Затем снова нажмите кнопку «Capture Data».

Документация по кодеру HDL

Поддержка