HDL Coder™ может генерировать ядро IP, интегрировать его в проект EDK и программировать оборудование Zynq. С помощью Embedded Coder ® можно создавать и создавать встроенное ПО и запускать его на процессоре ARM ®. См. раздел Рабочий процесс совместного проектирования аппаратного и программного обеспечения для платформ SoC.
Для развертывания проекта на оборудовании Zynq необходимо установить пакет поддержки кодера HDL для платформы Xilinx Zynq. Сведения об установке см. в разделе Аппаратное обеспечение, поддерживаемое кодером HDL.
Образцовый дизайн для поколения интерфейса рабов AXI4
Проектирование модели для AXI4 или AXI4-Lite интерфейсов для скалярных, векторных портов, типов данных шины и значений для чтения.
Проект модели для создания интерфейса AXI4-Stream
Проектирование модели для создания AXI4-Stream векторного или скалярного интерфейса.
Дизайн модели для генерации видеоинтерфейса AXI4-Stream
Разработка модели для генерации IP-ядра с помощью AXI4-stream видеоинтерфейсов.
Проект модели для создания главного интерфейса AXI4
Описание протокола AXI4 Master и способов разработки модели для генерации IP-ядра с помощью AXI4-Master интерфейсов.
Целевые программные платы FPGA или устройства SoC
Программирование целевого аппаратного обеспечения Intel или Xilinx.
Отладка ядра IP с помощью функции сбора данных FPGA
В этом примере показано, как отладить генерируемый кодером HDL IP Core с помощью функции FPGA Data Capture программы HDL Verifier.
Устраните ошибки синхронизации на этапе создания Bitstream FPGA рабочего процесса генерации IP Core или рабочего процесса ввода-вывода FPGA Simulink в реальном времени для плат на базе Vivado.
