Функция сбора данных FPGA используется для наблюдения за сигналами, поступающими от проекта, во время его работы на FPGA. Эта функция захватывает окно данных сигнала из FPGA и возвращает данные в MATLAB ® или Simulink ®. Для регистрации сигналов HDL Verifier генерирует ядро IP, которое необходимо интегрировать в проект HDL и развернуть в FPGA вместе с остальной частью проекта. HDL Verifier также создает приложение, системную object™ и модель Simulink, которые взаимодействуют с FPGA и возвращают данные в MATLAB или Simulink.
Для сбора данных FPGA:
Создание настраиваемых компонентов и ядра IP. Укажите имена и размеры портов для созданного IP-адреса. Эти порты подключаются к сигналам, которые вы хотите захватить, и сигналам, которые вы хотите использовать в качестве триггеров. Запускает управление при захвате.
Интегрируйте сгенерированный IP-адрес в конструкцию FPGA и развертывайте его на плате FPGA. Этот шаг автоматизирован при использовании помощника по рабочим процессам HDL.
Используйте созданное приложение, системный объект или модель Simulink для сбора данных для анализа, проверки или отображения. Можно настроить условие триггера для управления при захвате.
Для выполнения этого шага необходимо загрузить пакет поддержки оборудования для HDL Verifier. Доступны следующие пакеты поддержки:
Пакет поддержки HDL Verifier для системных плат Intel ® FPGA
Пакет поддержки HDL Verifier для плат Xilinx ® FPGA
Дополнительная документация по функции отслеживания данных FPGA включена в комплект поставки любого пакета поддержки. См. раздел Загрузка пакета поддержки платы FPGA (HDL Verifier).
На следующей диаграмме показаны два рабочих процесса для сбора данных:
Workflow-процесс сбора данных (верификатор HDL)
Высокоуровневый рабочий процесс для сбора сигнальных данных из конструкции, запущенной в FPGA.
Начало работы с консультантом по рабочим процессам HDL
Узнайте об основах работы консультанта по рабочим процессам HDL и о том, как выполнять различные задачи.
