На этой странице описываются параметры, которые находятся на вкладке Создание кода HDL > Глобальные настройки > Порты диалогового окна Параметры конфигурации.
Укажите тип данных HDL для входных портов модели.
Для VHDL ® доступны следующие варианты:
По умолчанию:
std_logic_vector
std_logic_vectorУказывает тип VHDL STD_LOGIC_VECTOR.
signed/unsignedУказывает тип VHDL SIGNED или UNSIGNED.
Для Verilog ® доступны следующие варианты:
По умолчанию:
wire
В сгенерированном коде Verilog тип данных для всех портов: 'wire', и не может быть изменен. Поэтому тип входных данных отключается, когда целевым языком является Verilog.
Эта опция активируется, если целевым языком (указанным в опции Язык) является VHDL.
Свойство:
InputType |
| Текст: символьный вектор |
Значение: (для VHDL)'std_logic_vector' | 'signed/unsigned'
|
(для Verilog) 'wire'
|
По умолчанию: (для VHDL) 'std_logic_vector' |
(для Verilog) 'wire'
|
Чтобы задать это свойство, используйте hdlset_param или makehdl. Для просмотра значения свойства используйте hdlget_param.
Укажите тип данных HDL для выходных портов модели.
Для VHDL доступны следующие опции:
По умолчанию:
Same as input data type
Same as input data typeУказывает, что выходные порты модели имеют тот же тип, что и тип входных данных.
std_logic_vectorУказывает тип VHDL STD_LOGIC_VECTOR в качестве типа данных выходного порта.
signed/unsignedУказывает тип VHDL SIGNED или UNSIGNED в качестве типа данных выходного порта.
Для Verilog доступны следующие опции:
По умолчанию:
wire
В сгенерированном коде Verilog тип данных для всех портов: 'wire', и не может быть изменен. Поэтому тип выходных данных отключается, когда целевым языком является Verilog.
Эта опция активируется, если целевым языком (указанным в опции Язык) является VHDL.
Свойство:
OutputType |
| Текст: символьный вектор |
Значение: (для VHDL)'std_logic_vector' | 'signed/unsigned'
|
(для Verilog) 'wire'
|
По умолчанию: Если свойство не указано, выходные порты имеют тот же тип, что и указанный InputType. |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Для просмотра значения свойства используйте hdlget_param.
В качестве символьного вектора укажите имя сгенерированного выходного порта включения синхронизации.
По умолчанию:
ce_out
Выходной сигнал включения тактового синхросигнала генерируется в том случае, если для проекта требуется такой выход.
Свойство:
ClockEnableOutputPort |
| Текст: символьный вектор |
По умолчанию:
'ce_out' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Для просмотра значения свойства используйте hdlget_param.