Документация

Настройки

По умолчанию: clk_enable

Введите имя входного порта включения синхронизации в сгенерированном коде HDL в качестве символьного вектора.

Например, при указании 'filter_clock_enable' для генерирующей подсистемы filter_subsys, созданное объявление сущности может выглядеть следующим образом:

ENTITY filter_subsys IS
   PORT( clk                 :  IN  std_logic;
         filter_clock_enable :  IN  std_logic;
         reset               :  IN  std_logic;
         filter_subsys_in    :  IN  std_logic_vector (15 DOWNTO 0);
         filter_subsys_out   :  OUT std_logic_vector (15 DOWNTO 0);
         );
END filter_subsys;

Входной сигнал разрешения тактового синхросигнала устанавливается как активный-высокий (1). Таким образом, входное значение должно быть высоким для обновления регистров генерируемого объекта.

Если указано зарезервированное слово VHDL ® или ^Verilog ®, генератор кода добавляет зарезервированную строку постфикса слова для формирования действительного идентификатора VHDL или Verilog. Например, если указать зарезервированное словоsignal, результирующая строка имени будет signal_rsvd.

Информация командной строки

Чтобы задать это свойство, используйте hdlset_param или makehdl. Для просмотра значения свойства используйте hdlget_param.

Например, это свойство можно задать при создании кода HDL для symmetric_fir подсистема внутри sfir_fixed с использованием любого из этих методов.

См. также

Настройки

По умолчанию: 'enb'

Если генерируется только один сигнал включения синхронизации, префикс Enable указывает имя сигнала для внутреннего сигнала включения синхронизации.

В некоторых случаях генератор кода может генерировать множество сигналов разрешения синхронизации. Например, если указать реализацию каскадного блока для определенных блоков, генерируется несколько сигналов разрешения синхронизации. В таких случаях префикс Enable указывает имя базового сигнала для генерируемого первого включения синхронизации. Для других сигналов включения тактового сигнала числовые теги добавляются в поле Enable prefix для формирования уникальных имен сигналов. Например, следующий фрагмент кода иллюстрирует два включения часов, которые были сгенерированы, когда для параметра Enable prefix было установлено значение 'test_clk_enable':

COMPONENT mysys_tc
    PORT( clk                   :   IN    std_logic;
          reset                 :   IN    std_logic;
          clk_enable            :   IN    std_logic;
          test_clk_enable       :   OUT   std_logic;
          test_clk_enable_5_1_0 :   OUT   std_logic
          );
  END COMPONENT;

Информация командной строки

Чтобы задать это свойство, используйте hdlset_param или makehdl. Для просмотра значения свойства используйте hdlget_param.

Например, это свойство можно задать при создании кода HDL для symmetric_fir подсистема внутри sfir_fixed с использованием любого из этих методов.

См. также