Exponenta Banner
exponenta event banner

Цель синтеза для отображения команд TCL

Консультант по рабочим процессам HDL проводит этапы создания кода HDL для подсистемы Simulink ® и процесса проектирования FPGA, такие как:

  • Проверка модели на совместимость генерации кода HDL и автоматическое исправление несовместимых настроек.

  • Создание кода HDL, тестового стенда и сценариев для создания и запуска кода и тестового стенда.

  • Создание испытательных стендов cosimulation или SystemVerilog DPI и покрытия кода (требуется Verifier™ HDL).

  • Синтез и анализ времени посредством интеграции со сторонними инструментами синтеза.

  • Обратная аннотация модели с информацией о критическом пути и другой информацией, полученной в процессе синтеза.

  • Завершите автоматизированные рабочие процессы для выбранных целевых устройств разработки FPGA, включая моделирование FPGA в цикле (требуется проверка HDL) и рабочий процесс ввода-вывода Simulink Real-Time™ FPGA.

При указании цели синтеза в поле цели «Синтез помощника по рабочему процессу HDL» или в рабочем процессе CLI рабочего процесса HDL hdlcoder.Objective, программное обеспечение HDL Coder™ генерирует команды Tcl, специфичные для инструмента синтеза.

Кварт Альтера II

Цель синтезаКоманды РУД
Оптимизированная областьset_global_assignment -name OPTIMIZATION_TECHNIQUE "Area"
set_global_assignment -name FITTER_EFFORT "Standard Fit"
Компиляция оптимизированаset_global_assignment -name OPTIMIZATION_TECHNIQUE "Balanced"
set_global_assignment -name FITTER_EFFORT "Fast Fit"
Оптимизация скоростиset_global_assignment -name OPTIMIZATION_TECHNIQUE "Speed"
set_global_assignment -name FITTER_EFFORT "Standard Fit"

Xilinx Vivado 2014.4

Если версия инструмента отличается, команды Tcl немного отличаются.

Цель синтезаКоманды РУД
Оптимизированная областьset_property strategy {Vivado Synthesis Defaults} [get_runs synth_1]
set_property strategy "Area_Explore" [get_runs impl_1]
Компиляция оптимизированаset_property strategy "Flow_RuntimeOptimized" [get_runs synth1]
set_property strategy "Flow_Quick" [get_runs impl_1]
Оптимизация скоростиset_property strategy {Vivado Synthesis Defaults} [get_runs synth_1]
set_property strategy "Performance_Explore" [get_runs impl_1]

Xilinx ISE 14.7 с PlanAhead

Если версия инструмента отличается, команды Tcl немного отличаются.

Цель синтезаКоманды РУД
Оптимизированная областьset_property strategy "AreaReduction" [get_runs synth_1]
set_property strategy "MapCoverArea" [get_runs impl_1]
Компиляция оптимизированаset_property strategy "{XST Defaults}" [get_runs synth_1]
set_property strategy "{ISE Defaults}" [get_runs impl_1]
Оптимизация скоростиset_property strategy "TimingWithIOBPacking" [get_runs synth_1]
set_property strategy "MapTiming" [get_runs impl_1]

Связанные темы

Документация по кодеру HDL

Поддержка