Filter Design HDL Coder™ предоставляет возможности оптимизации фильтра для улучшения скорости или области аппаратной реализации сгенерированного кода HDL. Реализация фильтра по умолчанию представляет собой полностью параллельную архитектуру с включенными множителями. Используйте следующие оптимизации для изменения реализации фильтра в ЛПВП:
Регистры трубопроводов - См. раздел Повышение производительности фильтра с помощью конвейерной обработки.
Частично или полностью последовательная архитектура - см. сравнение скорости и площади.
Архитектура распределенной арифметики (DA) - см. раздел Распределенная арифметика для фильтров FIR,
Каноническая цифра со знаком (CSD) или факторизованные методы CSD - см. Оптимизация CSD для множителей коэффициентов.
hdlfilterdainfo | Распределенная арифметическая информация для архитектур фильтров |
hdlfilterserialinfo | Информация о последовательном разделе для архитектур фильтров |
| Свойства оптимизации HDL | Оптимизация скорости или области генерируемого кода HDL |
Соотношение скорости и площади
Укажите параллельную, последовательную, частично последовательную и каскадную архитектуры для фильтров. Узнайте о компромиссах оптимизации, вытекающих из этих вариантов.
Распределенная арифметика для фильтров FIR
Используйте распределенную арифметику для получения эффективной схемы умножения-накопления для КИХ-фильтров.
Варианты архитектуры каскадных фильтров
Описывает параметры архитектуры для каскадных фильтров: последовательный, распределенный арифметический и параллельный.
Оптимизация CSD для множителей коэффициентов
Используйте каноническую цифру со знаком (CSD) или факторизованные методы CSD для оптимизации операций множителя.
Повышение производительности фильтра с помощью трубопровода
Оптимизируйте создаваемый код фильтра для скорости путем создания регистров трубопроводов.
Общая оптимизация кода фильтра HDL
Глобальная оптимизация и обработка числовых различий между оптимизированным кодом HDL и исходным дизайном.
Создайте оптимизированный фильтр FIR, создайте код Verilog для фильтра и проверьте код Verilog с помощью созданного тестового стенда.
