Создание блока или системного объекта FPGA-in-the-loop (FIL) из существующих файлов HDL
FPGA-in-the-loop (FIL) позволяет выполнять моделирование Simulink ® или MATLAB ®, синхронизированное с конструкцией HDL на плате Xilinx ®, Microsemi ® или Altera ® FPGA.
Эта связь между симулятором и платой позволяет:
Проверка реализаций HDL непосредственно по алгоритмам в Simulink или MATLAB.
Применение данных и тестовых сценариев от Simulink или MATLAB к конструкции HDL на FPGA.
Интеграция существующего кода HDL с моделями, разрабатываемыми в Simulink или MATLAB.
Simulink Toolstrip: на вкладке «Приложения» в разделе «Проверка, проверка и тестирование» щелкните значок мастера FIL.
командная строка MATLAB: Enter filWizard. Вы предоставляете код HDL и всю связанную информацию для создания блока FIL для моделирования с помощью устройства FPGA.