Турбокодер LTE

Кодирование двоичных выборок с помощью алгоритма turbo

Библиотека:
Беспроводная панель инструментов HDL/обнаружение и исправление ошибок

Описание

Блок турбокодера LTE реализует турбокодер, описанный в стандарте LTE TS 36.212 [1], используя интерфейс и архитектуру, оптимизированные для генерации кода HDL и развертывания аппаратных средств. Кодер представляет собой параллельный конкатенированный сверточный код (PCCC) с двумя составляющими кодерами с 8 состояниями и внутренним перемежителем. Первый кодер работает на входном потоке данных, а второй кодер работает на перемежающейся версии входных данных. Блок завершает каждый выходной сигнал кодера независимыми хвостовыми битами. Скорость кодирования составляет 1/3. Кодированные выходные биты для каждого входного бита возвращаются в виде вектора 3 на 1. [S P1 P2]. В этом векторе S является систематическим битом, и P1 и P2 - биты четности из двух кодеров.

Этот блок использует интерфейс потоковой выборки с шиной для соответствующих управляющих сигналов. Этот интерфейс позволяет блоку работать независимо от размера кадра и легко соединяться с другими беспроводными блоками HDL Toolbox™. Блок принимает и возвращает значение, представляющее одну выборку, и шину, содержащую три управляющих сигнала. Эти сигналы указывают на достоверность каждого образца и границы кадра. Чтобы преобразовать матрицу в поток выборок и эти управляющие сигналы, используйте блок Frame To Samples или whdlFramesToSamples функция. Полное описание интерфейса см. в разделе Потоковый пример интерфейса.

Блок может принимать новые входные данные после завершения предыдущего кадра. Примените входные кадры по крайней мере с BlockSize + 16 циклами простоя между ними. 16 циклов состоят из 12 циклов для конвейерных задержек в алгоритме и 4 циклов хвостовых битов. Эта задержка не зависит от размера блока. Кроме того, можно использовать функцию ctrl выходного сигнала.end чтобы определить, когда блок готов к новому вводу.

Этот сигнал показывает входной кадр из 40 выборок с 57 циклами простоя между кадрами. Входные и выходные шины ctrl расширяются для отображения управляющих сигналов. start и end показать границы кадра, и valid квалифицирует образцы данных. Необязательные сигналы tail1 и tail2 указывают циклы, когда хвостовые биты от каждого кодера являются действительными.

Порты

Вход

развернуть все

`data` - Входной образец
скаляр

Входной образец, заданный как двоичный скаляр. double и single поддерживаются для моделирования, но не для генерации кода HDL.

Типы данных: single | double | Boolean | ufix1

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

Управляющие сигналы, сопровождающие поток проб, указанные как samplecontrol Шина включает в себя start, end, и valid управляющие сигналы, которые указывают границы кадра и достоверность выборок.

start - Указывает начало входного кадра.
end - Указывает конец входного кадра
valid - Указывает, что данные на порте входных данных являются допустимыми

Дополнительные сведения см. в разделе Пример шины управления.

Типы данных: bus

`blockSize` - Размер блока турбокода
целое число

Зависимости

Этот порт появляется при установке для параметра «» Источник размера блока «» значения Input port.

Типы данных: single | double | uint16 | fixdt(0,13,0)

Продукция

развернуть все

`data` - Закодированный поток образцов
Вектор столбца 3 на 1

Закодированный поток выборки, возвращаемый как вектор столбца 3 на 1. Каждая кодированная выборка представлена одним систематическим битом и двумя битами четности.

Тип выходных данных соответствует типу входных данных.

Типы данных: single | double | Boolean | ufix1

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

Управляющие сигналы, сопровождающие поток проб, возвращаемые в виде samplecontrol Шина включает в себя start, end, и valid управляющие сигналы, которые указывают границы кадра и достоверность выборок.

start - Указывает начало выходного кадра.
end - Указывает конец выходного кадра
valid - Указывает, что данные порта выходных данных являются допустимыми

Дополнительные сведения см. в разделе Пример шины управления.

Типы данных: bus

`tail1, tail2` - Указать циклы окончания шпалер
скаляр

Используйте дополнительные порты вывода tail1 и tail2 для указания местоположения конечных битов в потоке выходных данных. Эти сигналы равны 1 (true) для циклов, которые соответствуют концевым битам для каждого кодера.

Блок возвращает конечные биты в порядке, заданном стандартом TS 36.212 [1] LTE. Каждый кодер возвращает два цикла закодированных хвостовых битов.

Цикл	1	2	3	4
tail1	1	1	0	0
tail2	0	0	1	1
данные	_{[E1inK E1outK E1inK+1]}	_{[E1outK+1 E1inK+2 E1outK+2]}	_{[E2inK E2outK E2inK+1]}	_{[E2outK+1 E2inK+2 E2outK+2]}

Зависимости

Включите эти порты, выбрав Enable trellis termination valid ports.

Типы данных: Boolean

Параметры

развернуть все

`Block size source` - Определение размера блока
`Input port` (по умолчанию) | `Property`

Укажите размер блока с помощью входного порта или введите фиксированное значение в качестве параметра. При выборе Propertyпоявится параметр Размер блока (Block size). При выборе Input port, появится порт blockSize.

`Block size` - Размер блока турбокода
`6144` (по умолчанию)

Размер блока турбокода, заданный как целое число. Это значение должно быть одним из 188 значений, указанных в стандарте LTE, от 40 до 6144 в следующих интервалах: [40:8:512 528:16:1024 1056:32:2048 2112:64:6144]. Это значение регистрируется для каждого кадра при нажатой клавише Ctrl.start = 1 (true).

Зависимости

Этот параметр появляется при установке для параметра «Источник размера блока» значения Property.

`Enable trellis termination valid ports` - Включение портов, указывающих выходные выборки оконечного бита
off (по умолчанию) | on

При выборе этого параметра в блоке появляются порты tail1 и tail2. Эти порты возвращают управляющие сигналы, которые указывают циклы, когда выходные выборки являются хвостовыми битами для каждого кодера.

Примеры модели

Образцы потокового турбо-кодирования

Используйте блок LTE Turbo Encoder для кодирования данных, а также сравните аппаратную конструкцию с результатами LTE Toolbox™. Рабочий процесс выполняется следующим образом:

Совет

Этот блок нельзя использовать в включенной или сбрасываемой подсистеме.

Алгоритмы

развернуть все

Для аппаратной реализации сохранение индексов чередования нецелесообразно. Поддержка 188 размеров блоков LTE потребует 4 Мб памяти. Поэтому алгоритм использует спецификацию перемежения для вычисления индексов из размера блока. Это уравнение определяет шаблон чередования:

$\prod (i) =_{} (_{}^{} f1⋅i+f2⋅i2)$ modK

K - размер блока, i = 0, 1,..., (K-1), и _f1 и _f2 определены в стандарте TS 36.212 [1] LTE.

Расчет индексов упрощается на основе следующих уравнений:

$\begin{array}{l} pi (i + 1 \begin{array}{l} ) = {δ (i) + g ( i ) , если δ (i) + g ( \\ i) < Kpi (i) + g (i) − K \end{array} \end{array}$ otherwiseδ (0) = 0

$\begin{array}{l} g (i + 1 \begin{array}{l} ) = {g_{(} i ) + 2f2 , если g (i) +_{} 2f2 \\ < Kg (_{i}) + 2f2 − K \end{array} \\ _{} otherwiseg_{(} \end{array}$ 0) = f1 + f2

Поэтому блок сохраняет _f1 и _f2 в памяти и использует эти две константы и четыре сумматора для вычисления индексов чередования.

Если для параметра «Источник размера блока» установлено значение Propertyблок использует два постоянных коэффициента для получения адресов считывания для фиксированного размера блока. Если для параметра «Источник размера блока» установлено значение Input portалгоритм сохраняет 188 пар коэффициентов в ПЗУ (< 5 Кб). Затем блок считывает совпадающую пару во время выполнения, чтобы получить адреса считывания памяти чередования.

Работа

Эти данные о ресурсах и производительности представляют собой результаты синтеза генерируемого HDL для платы Xilinx ® ^Zynq ® -7000 ZC706. Реализация предназначена для фиксированного размера блока 6144 выборок. В конструкции достигается тактовая частота 312,5 МГц.

Ресурс	Использование
LUT	253
LUTRAM	2
FFS	222
БАЗИСНЫЙ БИБЛИОТЕЧНЫЙ МЕТОД ДОСТУПА	0.5

Размер ОЗУ увеличивается с размером блока. При включении порта размера блока используется ОЗУ, достаточное для наибольшего размера блока.

Ссылки

[1] 3GPP TS 36.212. «Мультиплексирование и канальное кодирование». Проект партнерства 3-го поколения; техническая спецификация на сеть радиодоступа группы; Усовершенствованный универсальный наземный радиодоступа (E-UTRA). URL: https://www.3gpp.org.

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Этот блок поддерживает генерацию кода C/C + + для режимов ускорения ^Simulink ® и быстрого ускорения, а также для генерации компонентов DPI.

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет единую архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline (кодер HDL).
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline (кодер HDL).
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе Выходной конвейер (кодер HDL).

См. также

Блоки

Турбодекодер LTE

Функции

lteDLSCHInfo(Панель инструментов LTE) | lteTurboDecode(Панель инструментов LTE) | lteTurboEncode(Панель инструментов LTE)

Представлен в R2017b

Документация

Турбокодер LTE

Описание

Порты

Вход

`data` - Входной образец
скаляр

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

`blockSize` - Размер блока турбокода
целое число

Зависимости

Продукция

`data` - Закодированный поток образцов
Вектор столбца 3 на 1

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

`tail1, tail2` - Указать циклы окончания шпалер
скаляр

Зависимости

Параметры

`Block size source` - Определение размера блока
`Input port` (по умолчанию) | `Property`

`Block size` - Размер блока турбокода
`6144` (по умолчанию)

Зависимости

`Enable trellis termination valid ports` - Включение портов, указывающих выходные выборки оконечного бита
off (по умолчанию) | on

Примеры модели

Образцы потокового турбо-кодирования

Совет

Алгоритмы

Работа

Ссылки

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Блоки

Функции

Документация по панели инструментов Wireless HDL

Поддержка

Документация

Турбокодер LTE

Описание

Порты

Вход

data - Входной образец скаляр

ctrl - Управляющие сигналы, сопровождающие поток проб samplecontrol автобус

blockSize - Размер блока турбокода целое число

Зависимости

Продукция

data - Закодированный поток образцов Вектор столбца 3 на 1

ctrl - Управляющие сигналы, сопровождающие поток проб samplecontrol автобус

tail1, tail2 - Указать циклы окончания шпалер скаляр

Зависимости

Параметры

Block size source - Определение размера блока Input port (по умолчанию) | Property

Block size - Размер блока турбокода 6144 (по умолчанию)

Зависимости

Enable trellis termination valid ports - Включение портов, указывающих выходные выборки оконечного бита off (по умолчанию) | on

Примеры модели

Образцы потокового турбо-кодирования

Совет

Алгоритмы

Работа

Ссылки

Расширенные возможности

Создание кода C/C + + Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Блоки

Функции

Документация по панели инструментов Wireless HDL

Поддержка

`data` - Входной образец
скаляр

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

`blockSize` - Размер блока турбокода
целое число

`data` - Закодированный поток образцов
Вектор столбца 3 на 1

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

`tail1, tail2` - Указать циклы окончания шпалер
скаляр

`Block size source` - Определение размера блока
`Input port` (по умолчанию) | `Property`

`Block size` - Размер блока турбокода
`6144` (по умолчанию)

`Enable trellis termination valid ports` - Включение портов, указывающих выходные выборки оконечного бита
off (по умолчанию) | on

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.