Передаточная функция CIC-децимирующего фильтра

где:

Блок CIC Decimation HDL Optimized имеет структуру CIC-фильтра, показанную на этом рисунке. Структура состоит из N секций каскадных интеграторов, коэффициента изменения скорости R и N секций каскадных гребенчатых фильтров [1].

Задержку модуля можно найти в интеграторной части CIC-фильтра либо в пути feedforward, либо в пути обратной связи. Эти два строений дают идентичную частотную характеристику фильтра. Однако числовые выходы этих двух строений отличаются из-за задержки блока. Поскольку это строение предпочтительно для реализации HDL, этот блок помещает модуль задержку в feedforward пути интегратора.

Блок понижает значение выходного сигнала каскада интегратора, используя R, либо фиксированную скорость децимирования, обеспечиваемую с использованием параметра Decimation factor (R), либо переменную скорость децимирования, обеспечиваемую с использованием входного порта decimFactor. На этапе понижающей дискретизации блок использует счетчик для подсчета допустимых входных выборок, которые зависят от скорости десятикратного уменьшения. Всякий раз, когда коэффициент десятикратного уменьшения изменяется, блок сбрасывается и начинает новое вычисление из следующей выборки. Этот механизм препятствует накоплению ложных значений блоком. Затем блок предоставляет децимированный выход гребенчатой части CIC-фильтра.

Усиление блока задается как $$Gain={(R\text{x}M)}^N$$, где:

Блок реализует коррекцию усиления в двух частях: грубый коэффициент усиления и мелкий коэффициент усиления. При грубой коррекции усиления блок вычисляет значение сдвига, добавляет значение сдвига к дробным битам, чтобы создать численный тип, и выполняет битовый сдвиг влево и повторную интерпретацию. При коррекции точного усиления блок делит оставшийся коэффициент с грубым коэффициентом усиления, если коэффициент усиления не является степенью 2. Затем блок умножает исправленное значение с поправкой на грубый коэффициент усиления на обратное значение точного коэффициента усиления. Прежде чем блок начнет обработку, все возможные значения сдвига и точного усиления предварительно вычисляются и сохраняются в массиве.

Вы можете изменить это уравнение как $$Gain=2^{cGain}\text{x}fGain$$. В этом уравнении cGain является грубым усилением, а fGain - мелким усилением. Эти усиления заданы этими уравнениями.

Чтобы выполнить коррекцию усиления, когда выбран параметр Variable decimation, блок устанавливает тип выходных данных, сконфигурированный с максимальной частотой десятикратного уменьшения и битовыми сдвигами, оставшимися для всех значений при максимальной скорости десятикратного уменьшения. Значение битового сдвига равно $${\text{Maximum gain - log}}_{\text{2}}\text{(коэффициент усиления тока )}$$.

То, как блок выводит данные, основано на выборе типа выходных данных. Рассмотрим блок с R, M и N значениями 8, 1 и 3 соответственно и вход шириной 16. Выход размера слова вычисляется как $$B_{\text{OUT}}=B_{\text{IN}}+[{\log }_2(Gain)]$$,

где:

Когда вы устанавливаете параметр Output data type равным Full precisionблок выводит данные с длиной слова 25 путем добавления девяти битов усиления к длине входного слова 16.

Когда вы устанавливаете параметр Output data type равным Same word length as inputблок выходов данные с размером слова 16, которая является такой же длиной, как и входом размера слова. Внутренний интегратор и ступени гребня используют тип данных полной точности с 25 битами.

Когда вы устанавливаете параметр Output data type равным Minimum section word lengths и параметр Output word length для 16блок выводит данные с размером слова 16. В этом случае блок изменяет ширину битов на каждом этапе, основываясь на алгоритме Pruning.

Если значение параметров Output word length меньше, чем количество битов, требуемых на выходе блока, сокращаются наименее значимые биты (LSB) на более ранних стадиях. Алгоритм Хогенауэра [1] предоставляет количество LSB, которые нужно сбросить на каждом этапе. Этот алгоритм минимизирует потерю информации в выход данных.

В этом разделе показаны задержки блока для входного сигнала скаляра, когда блок работает с фиксированной и переменной скоростями десятикратного уменьшения, и для входного сигнала вектора, когда блок работает с фиксированной частотой десятикратного уменьшения.

Эффективность синтезированного HDL-кода варьируется с вашей целью и опциями синтеза. Эта таблица показывает результаты синтеза данных ресурса и производительности блока для скалярного входа с фиксированной и переменной частотой децимации и для двухэлементного вектора-столбца с фиксированной частотой децимации, когда R, M и N 2, 1 и 2, соответственно. Сгенерированный HDL нацелен на Xilinx^® Zynq^®- 7000 ZC706 оценочного совета.

Ресурсы и частоты варьируются в зависимости от типа входных данных, R, M и значений N и других значений параметров, выбранных в маске блока. Использование входного сигнала вектора может увеличить пропускную способность, однако эта опция также увеличивает количество оборудования ресурсов, которые использует блок.