Upsample, фильтр и понижающий входной сигнал и генерирует оптимизированный HDL-код
Поддержка/фильтрация HDL-файлов DSP System Toolbox
Этот FIR Rate Conversion HDL Optimized блокирует увеличение дискретизации, фильтрует и понижает дискретизацию входных сигналов. Он оптимизирован для генерации HDL-кода и работает на одной выборке каждого канала за раз. Блок реализует полифазную архитектуру, чтобы избежать ненужных арифметических операций и высоких промежуточных частот дискретизации.
Блок повышает значение входного сигнала целочисленным множителем L, применяет его к конечная импульсная характеристика и понижает значение входного сигнала на целочисленный коэффициент M.
Можно использовать входные и выходные порты управления для ускорения потока выборок. В строении по умолчанию блок использует validIn и validOut управляющих сигналов. Для дополнительного управления потоком можно включить ready выходной сигнал и request входной сигнал.
Выходной порт ready указывает, что блок может принять новую выборку входных данных на следующем временном шаге. Когда L ≥ M, можно использовать сигнал ready для достижения непрерывных выходов данных. Если вы применяете новую входную выборку после каждого раза, когда блок возвращает ready сигнал следующим 1, блок возвращает выходную выборку данных с validOut сигналом, установленным на 1 на каждом временном шаге.
Когда вы отключаете ready порт, можно применить допустимую выборку данных только каждый ceil(L/M) временные шаги. Для примера, если:
L/ M = 4/5, тогда можно применить новую выборку входа на каждом временном шаге.
L/ M = 3/2, тогда можно применить новую выборку входа на каждом другом временном шаге.
Когда вы активируете request входной порт, блок возвращает следующую выходную выборку, когда сигнал request 1 и действительная выходная выборка доступна. Когда вы отключаете request порт, блок возвращает выходные выборки, когда они доступны. Когда новых данных нет, блок устанавливает сигнал validOut равным 0.
Можно подключить request входной порт к ready выходному порту нисходящего блока.
Блок FIR Rate Conversion HDL Optimized реализует полностью параллельную архитектуру полифазного фильтра. Схема показывает, где блок помещает типы данных на основе вашего строения.
