Когда вы открываете HDL Workflow Advisor и запускаете IP Core Generation рабочий процесс для вашего Simulink® модель, можно задать типовой Xilinx® платформа или типовая Intel® платформы. Затем рабочий процесс генерирует типовое IP-ядро, которое можно интегрировать в любую целевую платформу по своему выбору. Для ядра IP- интегрирования определите и зарегистрируйте пользовательский исходный проект для целевой платы.
Вы не можете сгенерировать ядро IP HDL без какого-либо AXI4 ведомого интерфейса. По крайней мере один порт DUT должен быть сопоставлен с AXI4 или AXI4-Lite интерфейсом. Чтобы сгенерировать ядро IP HDL без AXI4 ведомых интерфейсов, используйте рабочий процесс генерации ядра IP Simulink. Для получения дополнительной информации смотрите Сгенерировать независимое от платы IP-ядро HDL из модели Simulink.
В том же IP-ядре вы не можете сопоставить как интерфейс AXI4, так и AXI4-Lite интерфейс.
Входы и выходы должны иметь ширину бита, меньшую или равную 32 битам.
Входные и выходные параметры должны быть скалярными.
Порты должны иметь 32-разрядную ширину.
Порты должны быть скалярными.
Вы можете иметь не более одного входного видеопорта и одного выходного видеопорта.
Интерфейс AXI4-Stream Video не поддерживается в Coprocessing – blocking Processor/FPGA synchronization должен быть установлен на Free running режим. Coprocessing – blocking режим не поддерживается.
Чтобы сгенерировать независимое от системной платы IP-ядро для использования в встраиваемой системе интегрирования окружения, таких как Intel Qsys, Xilinx EDK или Xilinx IP Integrator:
Создайте HDL- Coder™ проект, содержащий ваш MATLAB® дизайн и испытательный стенд, или открыть существующий проект.
В HDL Workflow Advisor задайте типы входа и выполните преобразование с фиксированной точкой.
Чтобы узнать, как преобразовать ваш проект в фиксированную точку, смотрите Basic HDL Code Generation и FPGA Synthesis из MATLAB.
В HDL Workflow Advisor, в Select Code Generation Target задаче:
Workflow: Выбор IP Core Generation.
Platform: Выбор Generic Xilinx Platform или Generic Altera Platform.
В зависимости от вашего выбора, генератор кода автоматически устанавливает Synthesis tool. Для примера, если вы выбираете Generic Xilinx Platform, Synthesis tool автоматически изменяется на Xilinx Vivado.
Additional source files: Если вы используете hdl.BlackBox Системные object™ для включения существующего Verilog® или VHDL® введите имена файлов. Введите каждое имя файла вручную, разделенный точкой с запятой (;), или при помощи кнопки .... Исходный язык файла должен совпадать с вашим целевым языком.
На Set Target Interface шаге для каждого порта выберите опцию из выпадающего списка Target Platform Interfaces.
На HDL Code Generation этапе опционально задайте опции генерации кода, затем нажмите Run.
На панели сообщений HDL Workflow Advisor щелкните ссылку на отчет по IP-ядру, чтобы просмотреть подробную документацию по сгенерированному IP-ядру.
