HDL Coder™ использует IP Core Generation инфраструктура рабочего процесса для генерации переиспользуемого IP-ядра HDL для модулей ввода-вывода Speedgoat Simulink-Programmable, которые поддержка Xilinx® Vivado®. Рабочий процесс создает отчет IP-ядра, который отображает строение целевого интерфейса и настройки генератора кода, которые вы задаете. Можно интегрировать IP-ядро в большой проект, добавив его во встроенную систему интегрирования окружения. См. Раздел «Настраиваемое ядро IP- Генерации»
Этот рисунок показывает, как программное обеспечение генерирует ядро IP с интерфейсом AXI и интегрирует ядро IP в исходный проект FPGA.
Чтобы узнать о модулях ввода-вывода, которые HDL Coder поддерживает с Simulink Real-Time FPGA I/O рабочий процесс, см. Speedgoat FPGA Support with HDL Workflow Advisor.
Этот рабочий процесс имеет следующие ключевые возможности:
В качестве инструмента синтеза использует Xilinx Vivado.
Генерирует многоразовое и резкое IP-ядро. Ядро IP упаковывает код RTL, файл заголовка C и файлы определения ядра IP.
Создает проект для интеграции IP-ядра в исходный проект Speedgoat.
Генерирует битовый поток FPGA и загружает битовый поток на целевой компьютер.
После создания битового потока FPGA, рабочий процесс генерирует Simulink® Real-Time™ модель. Модель является моделью интерфейсной подсистемы, которая содержит блоки для программирования FPGA и связи с модулем ввода-вывода через шину PCIe во время выполнения в реальном времени.
IP Core Generation рабочий процесс не поддерживает:
RAM Architecture установлено на Generic RAM without clock enable.
Использование различных синхроимпульсов для ядра IP и интерфейса AXI. The IPCore_Clk и AXILite_ACLK должен быть синхронным и подключен к одному и тому же источнику синхроимпульса. The IPCore_RESETN и AXILite_ARESETN должен быть подключен к тому же источнику сброса. См. «Синхронизация сигнала глобального сброса с тактовой Областью IP Core».
