После завершения работы с Simulink^® или MATLAB^® Модель экспортировать тестовые компоненты в Верификацию Universal окружений Methodology (UVM) или SystemVerilog путем интеграции HDL Verifier™ с Simulink Coder™ или MATLAB Coder.

Сгенерируйте компонент интерфейса прямого программирования (DPI) SystemVerilog из функции или модели. Затем можно использовать компонент как поведенческую модель в среда симуляции. Для получения дополнительной информации смотрите SystemVerilog Генерация компонентов DPI.

HDL Verifier использует технологию генерации DPI для создания тестового окружения UVM. Это окружение включает верхний модуль UVM с тестируемым поведенческим проектом (DUT) и испытательного стенда UVM. Можно заменить DUT на собственный HDL DUT или взять фрагменты из испытательного стенда и использовать их в тестовых окружениях UVM. Для получения дополнительной информации см. Обзор генерации компонентов UVM.