Запуск с HDL Verifier
HDL Verifier™ позволяет тестировать и проверять Verilog® и VHDL® проекты для ПЛИС, ASIC и СнК. Можно проверить RTL на соответствие испытательных стендов, выполняемым в MATLAB® или Simulink® использование косимуляции с помощью симулятора HDL. Эти же испытательные стенды могут использоваться с платами разработки FPGA и SoC для проверки реализации HDL на оборудовании.
HDL Verifier предоставляет инструменты для отладки и проверки реализации FPGA на Xilinx® и Intel® платы. Можно использовать MATLAB для записи и чтения из регистров, сопоставленных с памятью, для проверки проектов на оборудовании. Можно вставить зонды в проекты и задать условия триггера для загрузки внутренних сигналов в MATLAB для визуализации и анализа.
HDL Verifier генерирует модели верификации для использования в испытательные стенды RTL, включая испытательные стенды универсальной методологии верификации (UVM). Эти модели выполняются изначально в симуляторах, которые поддерживают интерфейс прямого программирования (DPI) SystemVerilog.
Руководства
Косимуляция HDL
Проверьте модуль HDL с помощью Испытательного стенда MATLAB
Настройте и запустите ModelSim® и сеанс испытательного стенда MATLAB.
Проверьте HDL-модуль с Simulink Test стендом
Шаги для настройки сеанса HDL Verifier, которая использует Simulink для проверки простой модели VHDL.
Импорт HDL-кода
Cosimulation Wizard для системного объекта MATLAB
В этом примере приведены основные шаги настройки приложения HDL- Verifier™ с помощью Cosimulation Wizard.
Проверьте Фильтр приподнятого косинуса Проекта с помощью Simulink
Содержит инструкцию по использованию Cosimulation Wizard для создания модели Simulink для косимуляции.
Генерация компонентов TLM
Начало работы с генератором TLM
В этом примере показано, как сконфигурировать модель Simulink ®, чтобы сгенерировать компонент SystemC™/TLM с помощью цели tlmgenerator для Simulink Coder™ или Embedded Coder™.
Цикл (FIL)
Проверьте Реализацию HDL ПИД-контроллера с помощью FPGA-в Цикле
В этом примере показано, как настроить приложение FPGA-in-the-Loop (FIL) с помощью HDL- Verifier™.
Проверьте цифровой преобразователь с использованием FPGA-в цикле
В этом примере показано, как проверить проект цифрового преобразователя, сгенерированный с помощью Coder™ Filter Design HDL с помощью симуляции цикл.
Проверьте сгенерированный HDL-код с помощью HDL Workflow Advisor (требуется лицензия HDL Coder)
Выберите Испытательный стенд для сгенерированного HDL-кода (HDL-кодера)
Выберите сгенерированный испытательный стенд.
Сгенерируйте испытательный стенд и включите покрытие кода с помощью HDL Workflow Advisor (HDL Coder)
Сгенерируйте испытательный стенд и покрытие кода для сгенерированного HDL-кода с помощью HDL Workflow Advisor.
Автоматизация верификации проекта
- Косимуляция HDL
Программное обеспечение HDL Verifier состоит из функций MATLAB, системного object™ MATLAB и библиотеки блоков Simulink, все из которых устанавливают коммуникационные ссылки между симулятором HDL и MATLAB или Simulink.
- Верификация ПЛИС
HDL Verifier работает с Simulink или MATLAB и HDL Coder™ и поддерживаемой средой разработки FPGA, чтобы подготовить ваш автоматически сгенерированный HDL код к реализации в FPGA.
- Генерация компонентов TLM
HDL Verifier позволяет вам создать модель уровня транзакций (TLM) SystemC, которая может выполняться в любом окружении TLM 2.0, совместимой с OSCI, включая коммерческую виртуальную платформу.
- Генерация компонентов DPI SystemVerilog
HDL Verifier работает с Simulink Coder™ или MATLAB Coder, чтобы экспортировать подсистему в качестве сгенерированного кода C внутри компонента SystemVerilog с интерфейсом прямого программирования (DPI).
