Сгенерируйте испытательный стенд UVM из модели Simulink
uvmbuild( генерирует модуль верхней части SystemVerilog, который включает в себя универсальную методологию верификации (UVM) испытательного стенда и тестируемый поведенческий проект (DUT). Испытательный стенд UVM включает последовательность, табло, мониторы и драйверы. dut,sequence,scoreboard)uvmbuild карты функций:
Simulink® Подсистема DUT к сгенерированному DPI-поведению SystemVerilog
Подсистема последовательности Simulink к блоку последовательности UVM
Подсистема табло Simulink на табло UVM
uvmbuild(___, задает опции, использующие один или несколько аргументы пары "имя-значение" в дополнение к входным параметрам в предыдущем синтаксисе. Для примера, Name,Value)'Driver','mySLTopModule/myDriver' генерирует драйвер UVM из подсистемы Simulink, заданный как 'mySLTopModule/myDriver'.