Универсальная методология верификации (UVM) поддерживает настраиваемые параметры в сгенерированных компонентах SystemVerilog несколькими способами.
Создайте параметр SystemVerilog с помощью методологии настраиваемого параметра компонента DPI. Для получения дополнительной информации об использовании настраиваемых параметров в компонентах DPI, смотрите Настройка параметра усиления во время симуляции.
Параметризируйте подсистему последовательности, чтобы создать ограниченный случайный стимул. Для получения дополнительной информации о настраиваемых параметрах в подсистеме последовательности смотрите Настраиваемые параметры в Подсистеме последовательности.
Обобщите табло для различных проверок сценария без необходимости регенерации файлов UVM. Для получения дополнительной информации о настраиваемых параметрах в подсистеме табло смотрите Настраиваемые параметры в Подсистеме табло.
Дополнительные сведения о генерации компонентов UVM см. в разделе Обзор генерации компонентов UVM.