Входная тактовая частота, заданная как скаляр. В системе PLL clk in порт соединяется с выходным портом блока VCO.

Типы данных: double

Отношение выхода к входной тактовой частоте, заданное как дробный скаляр.

Значение в div-by порте разделено на две части: целочисленная часть (N) и дробная часть (.FF).

Типы данных: double

Выходная тактовая частота, заданная как скаляр. В системе PLL clk out порт соединяется с входным портом обратной связи блока PFD. Выход порта clk out является квадратной последовательностью импульсов с амплитудой 1 В.

Типы данных: double

Дробное отсутствующее импульсное хранилище. Значение порта state увеличивается по F с каждым возрастающим ребром clk out значения предыдущего цикла. Всякий раз, когда значение порта state переходит 1значение переполнено и устанавливает значение порта carry равным 1.

Типы данных: double

Выходной порт, который активирует импульсную функцию проглатывания, когда state порт переполнен. Удаление импульса аналогично делению частоты входа на N + 1 вместо N.

Типы данных: Boolean

Выберите, чтобы включить увеличение buffer size во время симуляции. Это увеличивает buffer size Logic Decision внутри блока Fractional Clock Divider with Accumulator. По умолчанию эта опция отменена.

Количество выборок входной буферизации, доступных во время симуляции, заданное как положительный целочисленный скаляр. Это устанавливает buffer size Logic Decision внутри блока Fractional Clock Divider with Accumulator.

Выбор другого решателя симуляции или стратегий дискретизации может изменить количество входных выборок, необходимых для получения точной выходной выборки. Установите Buffer size на достаточно большое значение, чтобы входной буфер содержал все необходимые входные выборки.

Зависимости

Этот параметр доступен только Enable increased buffer size когда опция выбрана в диалоговом окне Параметров блоков.

Программное использование