Блок Fractional Clock Divider with DSM подсистемы состоит из четырех дельта-сигма-модуляторов порядка от одного до четырех, инкапсулированных в подсистему варианта селектора DSM. Выход селектора DSM управляет блоком Single Modulus Prescaler. Учитывая Delta Sigma Modulator order, соответствующий дельта-сигма-модулятор активируется.
Порядок модулятора задает область значений, над которой изменяется N значение счетчика. Для дельта-сигма-модулятора n порядка N изменяется более 2n различные значения. Это изменение достигается путем интегрирования изменений в дробной части (.FF) из предыдущего цикла и квантования дифференциальных изменений.
Общая форма передаточной функции для модулятора дельта-сигма n-го порядка:
где
E(z) вычисляется путем вычитания значения входа X(z) в настоящем цикле из его значения в предыдущем цикле. Другими словами, E(z) является формой цифровой высокочастотной фильтрации.
Модуляторы более высокого порядка уменьшают первичные дробные шпоры путем чередования N в большей области значений целочисленных значений. В результате дробные шпоры выталкиваются на более высокие частоты в частотном спектре и могут быть более эффективно фильтрованы циклы фильтром в системе ФАПЛ.
Для примера, если активирован дельта-сигма модулятор третьего порядка, N изменяется по 8 разным значениям, которые могут варьироваться от (N-3) до (N + 4).
Последовательность модулятора Дельта Сигма
| Порядок модулятора | Область значений | Последовательность DSM |
| 1-й | 0, 1 | N, <reservedrangesplaceholder0> +1 |
| 2-й | -1, 0, 1, 2 | <reservedrangesplaceholder3>-1, N, <reservedrangesplaceholder1> +1, <reservedrangesplaceholder0> +2 |
| 3-й | -3, -2, -1, 0, 1, 2, 3, 4 | <reservedrangesplaceholder2>-3, <reservedrangesplaceholder1>-2, …, <reservedrangesplaceholder0> +4 |
| 4-й | -7, -6, …, 7, 8 | <reservedrangesplaceholder2>-7, <reservedrangesplaceholder1>-6, …, <reservedrangesplaceholder0> +8 |
