Fractional Clock Divider with DSM
Дельта-Сигма Модулятор, основанный на дробном тактовом делителе
- Библиотека:
Blockset смешанного сигнала/PLL/Building блоки
Описание
Используя сигму дельты (Δ-Σ) метод модуляции, Fractional Clock Divider with DSM уменьшает основные фракционные шпоры, распространяя область значений, по которой div-by различно значение. Этот блок позволяет дельта-сигма-модуляцию до 4-го порядка.
Порты
Вход
clk in - Входная тактовая частота
скаляр
Входная тактовая частота, которая должна быть разделена, задается как скаляр. В системе фазовой автоподстройки (ФАП) порт clk in соединяется с выходом блока VCO.
Типы данных: double
div-by - Отношение выходной частоты к входной тактовой частоте
дробный скаляр
Отношение выхода к входной тактовой частоте, заданное как дробный скаляр. Значение в div-by порте, N.FF, разделено на две части: целочисленная часть (N) и дробная часть (.FF).
Для дельта-сигма-модулятора n порядка, значение в div-by порту достигается путем изменения N между 2n различные целочисленные значения.
Примечание
Для дельта-сигма-модулятора n порядка используйте значение ≥ 2n в div-by порте.
Типы данных: double
Выход
clk out - Выходная тактовая частота
скаляр
Выходная тактовая частота, заданная как скаляр. В системе PLL clk out порт соединяется с входным портом обратной связи блока PFD. Выход порта clk out является квадратной последовательностью импульсов с амплитудой 1 В.
Типы данных: double
Параметры
Delta Sigma Modulator order - Порядок модулятора Delta Sigma
3rd order (по умолчанию) | 1st order | 2nd order | 4th order
Порядок работы дельта-сигма модулятора.
Для n-го порядка дельта-сигма-модулятора значение в div-by порту достигается путем изменения значения счетчика N между 2n различные значения. Порядок модулятора задает область значений значений, на которые сигнал в clk in порте будет разделен, обеспечивая эффект деления, подобный N.FF значению в div-by порту.
Программное использование
Использовать
get_param(gcb,'dsm')для просмотра текущей Delta Sigma Modulator order.Использовать
set_param(gcb,'dsm',value)для задания Delta Sigma Modulator order определенного значения.
Enable increased buffer size - Включить увеличенный buffer size
off (по умолчанию) | on
Выберите, чтобы включить увеличение buffer size во время симуляции. Это увеличивает buffer size Logic Decision внутри блока Fractional Clock Divider with DSM. По умолчанию эта опция отменена.
Buffer size - Количество выборок входной буферизации, доступной во время симуляции
1 (по умолчанию) | положительный целочисленный скаляр
Количество выборок входной буферизации, доступных во время симуляции, заданное как положительный целочисленный скаляр. Это устанавливает buffer size Logic Decision внутри блока Fractional Clock Divider with DSM.
Выбор другого решателя симуляции или стратегий дискретизации может изменить количество входных выборок, необходимых для получения точной выходной выборки. Установите Buffer size на достаточно большое значение, чтобы входной буфер содержал все необходимые входные выборки.
Зависимости
Этот параметр доступен только Enable increased buffer size когда опция выбрана в диалоговом окне Параметров блоков.
Программное использование
Использовать
get_param(gcb,'NBuffer')чтобы просмотреть текущее значение Buffer size.Использовать
set_param(gcb,'NBuffer',value)для задания Buffer size определенного значения.
Подробнее о
Внутри маски
Блок Fractional Clock Divider with DSM подсистемы состоит из четырех дельта-сигма-модуляторов порядка от одного до четырех, инкапсулированных в подсистему варианта селектора DSM. Выход селектора DSM управляет блоком Single Modulus Prescaler. Учитывая Delta Sigma Modulator order, соответствующий дельта-сигма-модулятор активируется.
Порядок модулятора задает область значений, над которой изменяется N значение счетчика. Для дельта-сигма-модулятора n порядка N изменяется более 2n различные значения. Это изменение достигается путем интегрирования изменений в дробной части (.FF) из предыдущего цикла и квантования дифференциальных изменений.
Общая форма передаточной функции для модулятора дельта-сигма n-го порядка:
где
Y(z) = Выход модулятора
X(z) = Введите модулятор
E(z) = ошибка квантования
E(z) вычисляется путем вычитания значения входа X(z) в настоящем цикле из его значения в предыдущем цикле. Другими словами, E(z) является формой цифровой высокочастотной фильтрации.
Модуляторы более высокого порядка уменьшают первичные дробные шпоры путем чередования N в большей области значений целочисленных значений. В результате дробные шпоры выталкиваются на более высокие частоты в частотном спектре и могут быть более эффективно фильтрованы циклы фильтром в системе ФАПЛ.
Для примера, если активирован дельта-сигма модулятор третьего порядка, N изменяется по 8 разным значениям, которые могут варьироваться от (N-3) до (N + 4).
Последовательность модулятора Дельта Сигма
| Порядок модулятора | Область значений | Последовательность DSM |
| 1-й | 0, 1 | N, <reservedrangesplaceholder0> +1 |
| 2-й | -1, 0, 1, 2 | <reservedrangesplaceholder3>-1, N, <reservedrangesplaceholder1> +1, <reservedrangesplaceholder0> +2 |
| 3-й | -3, -2, -1, 0, 1, 2, 3, 4 | <reservedrangesplaceholder2>-3, <reservedrangesplaceholder1>-2, …, <reservedrangesplaceholder0> +4 |
| 4-й | -7, -6, …, 7, 8 | <reservedrangesplaceholder2>-7, <reservedrangesplaceholder1>-6, …, <reservedrangesplaceholder0> +8 |
Ссылки
[1] Miller, B. and Conley, R.J., A Multiple Modulator Fractional Divider. Сделки IEEE по Инструментированию и измерениям, том 40, № 3, 1991, стр. 578-583.
См. также
Dual Modulus Prescaler | Fractional Clock Divider with Accumulator | PFD | Single Modulus Prescaler | VCO