Сигнал задержки на один период дискретизации, если внешний сигнал включения включен
Примечание
Блок Unit Delay Enabled не рекомендуется. Этот блок был удален из дискретной библиотеки в R2016b. В новых моделях используйте блок Delay (с параметрами, установленными соответствующим образом). Существующие модели, которые содержат блок Unit Delay Enabled, продолжают работать для обратной совместимости.
Дополнительная математика и дискретная/дополнительная дискретная (до R2016b)
Блок Unit Delay Enabled задерживает сигнал на один период дискретизации, когда внешний сигнал включения E включен. Пока активация отключена, блок отключен. Он содержит текущее состояние в том же значении и выводит это значение. Сигнал включения включен, когда E не 0, и выключено, когда E равен 0.
Вы задаете выход блока для первого периода дискретизации со значением параметра Initial condition.
Вы задаете время между выборками с параметром Sample time. Настройка -1 означает, что блок наследует Sample time.
Блок Unit Delay Enabled принимает сигналы следующих типов данных:
Плавающая точка
Встроенное целое число
Фиксированная точка
Булев
Перечисленный
У выход есть совпадающий тип данных как вход u. Для перечисленных сигналов Initial condition должны быть того же типа, что и вход u.
Для получения дополнительной информации смотрите Типы данных, поддерживаемые Simulink в Simulink® документация.
Задайте начальный выход симуляции.
Задайте временной интервал между выборками. Чтобы наследовать шаг расчета, установите этот параметр равным -1. Для получения дополнительной информации см. раздел «Задание шага расчета» в интерактивной документации.
Типы данных | Дважды | единственный | булев | основывают целое число | фиксированная точка | перечисленный |
Шаг расчета | Задан в параметре Sample time |
Прямое сквозное соединение | Нет |
Многомерные сигналы | Нет |
Сигналы переменного размера | Нет |
Обнаружение пересечения нулем | Нет |
Генерация кода | Да |
HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику. Для генерации HDL-кода рекомендуется использовать вместо этого блок Unit Delay Enabled Synchronous (HDL Coder). Этот блок использует Unit Delay Enabled с State Control (HDL Coder) блоком для симуляции синхронного оборудования.
Этот блок имеет одну архитектуру HDL по умолчанию.
| InputPipeline | Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию 0. См. также InputPipeline (HDL Coder). |
| OutputPipeline | Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию 0. См. также OutputPipeline (HDL Coder). |
| SoftReset | Задайте |
Unit Delay, Unit Delay Enabled External IC (Obsolete), Unit Delay Enabled Resettable (Obsolete), Unit Delay Enabled Resettable External IC (Obsolete), Unit Delay External IC (Obsolete), Unit Delay Resettable (Obsolete), Unit Delay Resettable External IC (Obsolete), Unit Delay With Preview Enabled (Obsolete), Unit Delay With Preview Enabled Resettable (Obsolete), Unit Delay With Preview Enabled Resettable External RV (Obsolete), Unit Delay With Preview Resettable (Obsolete), Unit Delay With Preview Resettable External RV (Obsolete)
