Сгенерируйте интерфейс черного ящика. Сгенерированный HDL-код включает только определения входного/выходного порта для подсистемы. Поэтому можно использовать подсистему в модели, чтобы сгенерировать интерфейс к существующему, вручную написанному HDL-коду.

Генерация интерфейса черного ящика для подсистем подобна генерации интерфейса блока Model без синхроимпульсов.

No HDL

Удалите подсистему из сгенерированного кода. Можно использовать подсистему в симуляции, однако относиться к ней как к «no-op» в HDL-коде.

Автоматическая вставка конвейера на основе инструмента синтеза, целевой частоты и длин размеров слова умножителей. Значение по умолчанию является inherit. См. также AdaptivePipelining (HDL Coder).

Обнаруживает введение новых задержек вдоль одного пути и вставляет соответствующие задержки на другие пути. Значение по умолчанию является inherit. См. также BalanceDelays (HDL Coder).

Вставьте регистры конвейера с более высокой тактовой частотой вместо более медленной скорости передачи данных. Значение по умолчанию является inherit. См. также ClockRatePipelining (HDL Coder).

Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является 0. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).

Распределение регистров трубопроводов или синхронизация регистров. Значение по умолчанию является off. См. также DistributedPipelining (HDL Coder).

Атрибуты синтеза для отображения множителей. Значение по умолчанию является none. См. также DSPStyle (HDL Coder).

Удалите иерархию подсистем из сгенерированного HDL-кода. Значение по умолчанию является inherit. См. также FlattenHierarchy (HDL Coder).

Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является 0. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).

Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является 0. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Количество функционально эквивалентных ресурсов для сопоставления с одним общим ресурсом. Значение по умолчанию 0. См. также раздел «Совместное использование ресурсов» (HDL Coder).

Количество параллельных путей данных, или векторов, которые мультиплексированы во времени для преобразования в последовательные, скалярные пути данных. Значение по умолчанию 0, которое реализует полностью параллельные пути данных. См. также раздел Потоковая передача (HDL Coder).

Дополнительные целевые интерфейсы, заданные как вектор символов.

Чтобы сохранить это свойство блока в модели, в Set Target Interface задаче рабочего процесса IP Core Generation, соответствующей портам DUT, которые вы хотите добавить больше интерфейсов, выберите Add more.... Затем можно добавить больше интерфейсов в диалоговом окне Add New Target Interfaces. Укажите тип интерфейса, количество дополнительных интерфейсов и уникальное имя для каждого дополнительного интерфейса.

Значения: '' (по умолчанию) | массив ячеек из векторов символов

Пример: '{{'AXI4-Stream','InterfaceID','AXI4-Stream1'}}'

Режим синхронизации Процессор/FPGA, заданный как вектор символов.

Чтобы сохранить это свойство блока в модели, задайте Processor/FPGA Synchronization в задаче Set Target Interface рабочего процесса IP Core Generation.

Значения: Free running (по умолчанию) | Coprocessing - blocking

Пример: 'Free running'

Чтобы сохранить это свойство блока в модели, задайте отображение портов тестовых точек с интерфейсами целевой платформы в Set Target Interface задаче IP Core Generation рабочего процесса.

Значения: '' (по умолчанию) | массив ячеек из векторов символов

Пример: '{{'TestPoint','AXI4-Lite','x"108"'}}'

Чтобы сохранить это свойство блока в модели, задайте отображение настраиваемых портов параметров с целевыми интерфейсами платформы в Set Target Interface задаче IP Core Generation рабочего процесса.

Значения: '' (по умолчанию) | массив ячеек из векторов символов

Пример: '{{'myParam','AXI4-Lite','x"108"'}}'

Чтобы сохранить это свойство блока в модели, укажите, хотите ли вы включить чтение на AXI4 ведомых регистрах записи в Generate RTL Code and IP Core задаче IP Core Generation рабочего процесса. Для получения дополнительной информации смотрите Model Design for AXI4 Slave Interface Generation (HDL Coder).

Значения: 'off' (по умолчанию) | 'on'

Чтобы сохранить это свойство блока в модели, укажите количество интерфейсов AXI Master, к которым вы хотите подключить ядро IP DUT, используя настройку AXI4 Slave ID Width в Generate RTL Code and IP Core задаче IP Core Generation рабочего процесса. Для получения дополнительной информации смотрите Define Multiple AXI Master Interfaces in Исходные Проекты для доступа к DUT AXI4 Slave Interface (HDL Coder).

Значения: 'off' (по умолчанию) | 'on'

Чтобы сохранить это свойство блока в модели, задайте количество AXI4 ведомых портов, для которых необходимо вставить регистр трубопровода, используя параметр AXI4 Slave port to pipeline register ratio в задаче Generate RTL Code and IP Core рабочего процесса IP Core Generation. Для получения дополнительной информации смотрите Model Design for AXI4 Slave Interface Generation (HDL Coder).

Значения: 'off' (по умолчанию) | 'on'

Чтобы сохранить это свойство блока в модели, укажите, хотите ли вы отключить генерацию интерфейсов по умолчанию AXI4 подчиненных интерфейсов в Generate RTL Code and IP Core задаче IP Core Generation рабочего процесса.

Значения: 'on' (по умолчанию) | 'off'

Verilog^® или VHDL^® файлы для черных ящиков в вашем проекте. Укажите полный путь к каждому файлу и разделите имена файлов точкой с запятой (;).

Это свойство можно задать в HDL Workflow Advisor, в поле Additional source files.

Значения: '' (по умолчанию) | вектор символов

Пример: 'C:\myprojfiles\led_blinking_file1.vhd;C:\myprojfiles\led_blinking_file2.vhd;'

Имя ядра IP, заданное как вектор символов.

Это свойство можно задать в HDL Workflow Advisor, в поле IP core name. Если для этого свойства задано значение по умолчанию, HDL Workflow Advisor создает имя ядра IP на основе имени DUT.

Значения: '' (по умолчанию) | вектор символов

Пример: 'my_model_name'

Номер версии ядра IP, заданный как вектор символов.

Это свойство можно задать в HDL Workflow Advisor, в поле IP core version. Если для этого свойства задано значение по умолчанию, HDL Workflow Advisor устанавливает версию ядра IP.

Значения: '' (по умолчанию) | вектор символов

Пример: '1.3'

Buffer size FPGA Data Capture, заданный как вектор символов. Используйте FPGA Data Capture, чтобы наблюдать сигналы в проекте при запуске на FPGA.

В buffer size используются значения, которые 128 * 2 ^ n, где n - целое число. По умолчанию buffer size 128 (n = 0). Максимальное значение n равно 13, что означает, что максимальное значение для размера буфера составляет 1048576 (= 128 * 2 ^ 13).

Значения: '' (по умолчанию) | вектор символов

Пример: '1.3'