В этом примере показано, как экспортировать пользовательский исходный проект из модели SoC с помощью Blockset™ Soc socExportReferenceDesign функция. После создания пользовательского исходного проекта используйте инструмент HDL Workflow Advisor из HDL- Coder™, чтобы интегрировать ядро IP в исходный проект.
Этот пример использует модель soc_image_rotation чтобы сгенерировать пользовательский исходный проект. Модель имеет внешнюю память и FPGA DUT. DUT содержит основной интерфейс чтения AXI4 и главный интерфейс записи AXI4 для выполнения операций чтения и записи в память. Полное описание модели смотрите в Random Access of External Memory. Модель также использует socAXIMaster чтение и запись внешней памяти из хоста-компьютера.
При экспорте пользовательского исходного проекта из этой модели DUT не включается в исходный проект, и интерфейс к DUT доступен. После генерации исходного проекта можно интегрировать пользовательский IP с помощью инструмента HDL Workflow Advisor. Ваш пользовательский IP должен иметь тот же интерфейс, что и блок Алгоритма FPGA.
Откройте модель, чтобы просмотреть структуру верхней модели и интерфейс к блоку FPGA Algorithm.
open_system('soc_image_rotation');
В Simulink ® откройте диалоговое окно Параметры конфигурации, нажав Настройки модели на вкладке Моделирование. Затем выполните следующие шаги, чтобы подготовить модель SoC для пользовательского экспорта исходного проекта.
На левой панели выберите Аппаратная реализация.
Установите аппаратную плату в соответствии с вашей платой (если вы не используете Xilinx Zynq ZC706 evaluation kit).
В разделе Набор функций для выбранной аппаратной платы выберите SoC Blockset.
Разверните целевой компьютер resources, выберите FPGA design (верхний уровень), а затем выберите Include 'MATLAB AXI Master' IP для взаимодействия на основе хоста.
Поскольку эта модель SoC не включает процессор, очистите Include processing system. Если ваша модель SoC включает подсистему процессора, выберите эту опцию.
В блоке тактовой частоты ядра IP (МГц) укажите тактовую частоту ядра IP в МГц.
Выберите проект FPGA (mem-каналы) и установите для параметра Interconnect data width (bits) значение 32.
Экспортируйте пользовательский исходный проект для soc_image_rotation модели при помощи socExportReferenceDesign функция. Введите этот код в командной строке MATLAB:
socExportReferenceDesign('soc_image_rotation')
Функция генерирует эти программные продукты в текущей папке.
Файлы регистрации платы
Исходный проект
IP-репозиторий
Проект файлов
Файлы ограничений
Чтобы добавить сгенерированную папку проекта в путь MATLAB, щелкните правой нажатие кнопки папку с именем top-model-refdesign, где top-model - имя верхней модели SoC. Затем выберите Add to Path > Selected Folders and Subfolders.
После генерации исходного проекта можно сохранить его или передать IP-разработчику для интегрирования и развертывания их IP на плате.
Этот пример использует DUT поворота изображения в качестве IP. Этот исходный проект подходит для любого IP, который имеет тот же интерфейс.
open_system('soc_image_rotation_fpga');
В Simulink щелкните правой кнопкой мыши блок ImageRotation и выберите HDL-код > HDL Workflow Advisor, чтобы открыть инструмент HDL Workflow Advisor.
На шаге 1.1 установите рабочий процесс Target на IP Core Generation и целевая платформа на платформу, сгенерированную socExportReferenceDesign функция. В данном примере выберите Xilinx Zynq ZC706 evaluation kit (generated by SoC Blockset).
Щелкните Запустить эту задачу.
Выберите шаг 1.2. Обратите внимание, что для исходного проекта design задано значение Design exported from 'soc_image_rotation' model.
На шаге 1.3 установите целевой интерфейс путем подключения каждого порта в вашем IP к соответствующему порту в исходный проект.
5. Продолжите оставшиеся шаги инструмента HDL Workflow Advisor.
6. На шаге 4.2 в разделе Сгенерируйте модель программного интерфейса с блоками драйверов ядра IP для генерации кода C выберите Пропустить эту задачу. В данном примере выберите это значение, потому что сгенерированные исходные проекты включают только компоненты FPGA и память. Если исходный проект также включает систему обработки, снимите эту опцию.
7. На шаге 4.4 установите метод программирования на JTAG.
8. Подключите главную машину к ZC706 плате и следуйте рабочему процессу, чтобы загрузить полный проект (IP и пользовательский исходный проект) в FPGA.
9. Используйте MATLAB AXI Master для взаимодействия с FPGA от хост-машины.
Этот пример охватывал эти рабочие процессы.
Генерация исходного проекта из модели SoC
Интеграция IP-ядра в сгенерированный исходный проект с помощью инструмента HDL Workflow Advisor
SoC Builder | socExportReferenceDesign