LTE CRC Encoder

Сгенерируйте контрольную сумму и добавьте к входному потоку выборки

Библиотека:
Беспроводной HDL Toolbox/Обнаружение и коррекция ошибок

Описание

Блок LTE CRC Encoder вычисляет и добавляет контрольную сумму циклического контроля избыточности (CRC) для каждой системы координат потоковых выборок данных. Можно выбрать из полиномов, заданных стандартом LTE TS 36.212 [1]. Блок обеспечивает аппаратно оптимизированную архитектуру и интерфейс.

Этот блок использует интерфейс потоковой выборки с шиной для связанных сигналов управления. Этот интерфейс позволяет блоку работать независимо от формата кадра и легко соединяться с другими блоками Toolbox™ Wireless HDL. Блок принимает и возвращает значение, представляющее одну выборку, и шину, содержащую три сигнала управления. Эти сигналы указывают валидность каждой выборки и контуров системы координат. Чтобы преобразовать матрицу в поток сэмплирования и эти сигналы управления, используйте блок Frame To Samples или whdlFramesToSamples функция. Полное описание интерфейса см. в разделе Потоковый пример интерфейса.

Нельзя применять другую систему координат до завершения предыдущей системы координат. Аппаратный алгоритм добавляет (CRCLength + 3)/InputSize циклы задержки. Чтобы учесть дополнительные циклы добавленных выборок контрольной суммы и задержку, необходимо применить минимальный интервал (2*CRCLength + 3)/InputSize между входными кадрами. Также можно использовать выход сигнала ctrl end. чтобы определить, когда блок готов к новому входу. Если применить следующую систему координат слишком рано, ctrl start. сигнал сбрасывает вычисление контрольной суммы и обрезает предыдущую систему координат.

Эта форма волны показывает систему координат с 40 выборками, вводит две выборки за раз в CRC16 энкодер. Поэтому зазор между входными кадрами составляет 8 циклов. Из-за вставки контрольной суммы выход ctrl valid. сигнал остается непрерывно высоким без зазоров между системами координат. Входная и выходная шины ctrl расширены, чтобы показать сигналы управления. start и end показать контуры кадра и valid определяет выборки данных.

Порты

Вход

расширить все

`data` - Входная выборка
бинарный скаляр | беззнаковый целочисленный скаляр | двоичный вектор

Входная выборка, заданный как двоичный скаляр, беззнаковый целочисленный скаляр или двоичный вектор. Размер вектора, InputSize, должен быть меньше или равен длине полинома. Длина CRC также должна быть делена на размер вектора. Для примера - для полиномиального типа CRC24AДопустимые размеры вектора: 24, 12, 8, 6, 4, 3, 2 и 1. Целочисленный вход интерпретируется как двоичное слово. Для примера вектора введите [0 0 0 1 0 0 1 1] эквивалентно uint8 входной 19.

double и single поддерживаются для симуляции, но не для генерации HDL-кода.

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

Сигналы управления, сопровождающие поток дискретизации, заданные как samplecontrol bus. Шина включает в себя start, end, и valid управляющие сигналы, которые указывают контуры системы координат и валидность выборок.

start - Указывает начало входного кадра
end - Указывает конец входного кадра
valid - Указывает, что данные входного data порта действительны

Для получения дополнительной информации см. Выборку шины управления.

Типы данных: bus

Выход

расширить все

`data` - Выходная выборка
бинарный скаляр | целочисленный скаляр | двоичный вектор

Выход выборка, возвращенная в виде двоичного скаляра, целого скаляра или двоичного вектора совпадающего типа данных и размера в качестве входа выборки. Блок добавляет вычисленную и маскированную контрольную сумму в конец каждой системы координат.

double и single двоичные значения поддерживаются для симуляции, но не для генерации HDL-кода.

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

Управляющие сигналы, сопровождающие поток дискретизации, возвращаются как samplecontrol bus. Шина включает в себя start, end, и valid управляющие сигналы, которые указывают контуры системы координат и валидность выборок.

start - Указывает начало выходной системы координат
end - Указывает конец выходной системы координат
valid - Указывает, что данные выходного data порта действительны

Для получения дополнительной информации см. Выборку шины управления.

Типы данных: bus

Параметры

расширить все

`CRC Type` - Кодируйте полином
`CRC16` (по умолчанию) | `CRC8` | `CRC24A` | `CRC24B`

Полиномиальными опциями кодирования являются четыре типа CRC, описанные в стандарте LTE TS 36.212 [1], раздел 5.1.1.

`CRC Mask` - Маска применяется к контрольной сумме
`0` (по умолчанию) | целое число от 0 до 2^CRCLength – 1

Маска, примененная к контрольной сумме, задается как целое число, представляющее двоичное слово от 0 до 2^CRCLength – 1. Эта маска обычно является временным идентификатором радиосети (RNTI).

Примеры моделей

Добавление контрольной суммы CRC к потоковым данным

Используйте блок LTE CRC Encoder, чтобы закодировать данные и как сравнить удобный для аппаратного обеспечения проект с результатами из LTE Toolbox™. Рабочий процесс следует следующим шагам:

Алгоритмы

расширить все

Когда вы используете векторный или целочисленный вход, блок реализует параллельный алгоритм CRC [2]. Реализация аналогична алгоритму, используемому блоками Toolbox™ и General CRC Generator HDL Optimized Communications General CRC Syndrome Detector HDL Optimized.

Чтобы обеспечить высокую пропускную способность для современных коммуникационных систем, блок реализует алгоритм CRC с параллельной архитектурой. Эта архитектура рекурсивно вычисляет M бит контрольной суммы CRC для каждого W входных бит. В конце системы координат конечный результат контрольной суммы добавляется к сообщению. Для полиномиальной длины M рекурсивное вычисление контрольной суммы для W бит параллельно является

$X^{'} = F_{W} (\times) X (+) D .$

_FW является M -by - M матрицей, которая выбирает элементы текущего состояния для полиномиального вычисления с новыми входными битами. D является вектором M-element, который обеспечивает новые входные биты, упорядоченные относительно полинома генератора и заполненные нулями. Блок реализует (×) с логическими И и (+) с логическими XOR.

Время ожидания

Задержка от начала входного кадра до начала выхода системы координат (CRCLength + 3)/InputSize циклы. Задержка от конца входного кадра до конца выхода системы координат равна (2*CRCLength + 3)/ InputSize для учета добавления контрольной суммы.

Эффективность

Эти данные о ресурсах и эффективности являются результатами синтеза сгенерированного HDL, нацеленного на Xilinx^® Zynq^®-7000 ZC706 платы. Реализация предназначена для CRC24 полином и скалярный вход. Тактовая частота проекта достигает 588,3 МГц.

Ресурс	Использование
LUT	121
LUTRAM	3
FFS	132
Блокируйте ОЗУ (16K)	0

Больший размер входного вектора увеличивает пропускную способность и увеличивает использование ресурсов.

Ссылки

[1] 3GPP TS 36.212. «Мультиплексирование и канальное кодирование». 3rd Генерация Partnership Project; Группа технических спецификаций Radio Доступа Network; Evolved Universal Terrestrial Radio Access (E-UTRA). URL-адрес: https://www.3gpp.org.

[2] Кампобелло, Джузеппе, Джузеппе Патане и Марко Руссо. «Параллельная реализация CRC». Транзакции IEEE на компьютерах. Том 52, № 10, октябрь 2003, стр. 1312-1319.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Этот блок поддерживает генерацию кода C/C + + для Simulink^® режимы Accelerator и Rapid Accelerator и для генерации компонентов DPI.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

LTE CRC Encoder

Описание

Порты

Вход

`data` - Входная выборка
бинарный скаляр | беззнаковый целочисленный скаляр | двоичный вектор

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

Выход

`data` - Выходная выборка
бинарный скаляр | целочисленный скаляр | двоичный вектор

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

Параметры

`CRC Type` - Кодируйте полином
`CRC16` (по умолчанию) | `CRC8` | `CRC24A` | `CRC24B`

`CRC Mask` - Маска применяется к контрольной сумме
`0` (по умолчанию) | целое число от 0 до 2^CRCLength – 1

Примеры моделей

Добавление контрольной суммы CRC к потоковым данным

Алгоритмы

Время ожидания

Эффективность

Ссылки

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Блоки

Функции

Документация по Wireless HDL Toolbox

Поддержка

Документация

LTE CRC Encoder

Описание

Порты

Вход

data - Входная выборка бинарный скаляр | беззнаковый целочисленный скаляр | двоичный вектор

ctrl - Сигналы управления, сопровождающие поток выборок samplecontrol автобус

Выход

data - Выходная выборка бинарный скаляр | целочисленный скаляр | двоичный вектор

ctrl - Сигналы управления, сопровождающие поток выборок samplecontrol автобус

Параметры

CRC Type - Кодируйте полином CRC16 (по умолчанию) | CRC8 | CRC24A | CRC24B

CRC Mask - Маска применяется к контрольной сумме 0 (по умолчанию) | целое число от 0 до 2CRCLength – 1

Примеры моделей

Добавление контрольной суммы CRC к потоковым данным

Алгоритмы

Время ожидания

Эффективность

Ссылки

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Блоки

Функции

Документация по Wireless HDL Toolbox

Поддержка

`data` - Входная выборка
бинарный скаляр | беззнаковый целочисленный скаляр | двоичный вектор

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

`data` - Выходная выборка
бинарный скаляр | целочисленный скаляр | двоичный вектор

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

`CRC Type` - Кодируйте полином
`CRC16` (по умолчанию) | `CRC8` | `CRC24A` | `CRC24B`

`CRC Mask` - Маска применяется к контрольной сумме
`0` (по умолчанию) | целое число от 0 до 2^CRCLength – 1

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.