NR LDPC Encoder

Выполните кодировку LDPC 5G соответствии со стандартом NR

Библиотека:
Беспроводной HDL Toolbox/Обнаружение и коррекция ошибок

Описание

Блок NR LPDC Encoder реализует энкодер с низкой плотностью проверки четности (LDPC) с аппаратными сигналами управления. Блок принимает биты данных, поток управляющих сигналов, базовое число графика и размеры подъёма. Блок выводит закодированные биты, поток управляющих сигналов, размеры подъема и сигнал, который указывает, когда блок готов принять новые входы.

Функциональность блока соответствует функциональности функции nrLDPCEncode (5G Toolbox). Можно использовать этот блок для кодирования канала нисходящих и восходящих общих каналов и пейджингового канала 5G соответствии со стандартом TS 38.212 [1] нового радио (NR).

Блок поддерживает скалярные и векторные входы. Блок обеспечивает архитектуру, подходящую для генерации HDL-кода и аппаратного развертывания. Для получения дополнительной информации см. «Алгоритмы».

Порты

Вход

расширить все

`data` - Входные биты данных
скалярный вектор |

Входные данные биты, заданные как скаляр или вектор-столбец размера 64.

Для получения дополнительной информации о том, как задать векторные входные данные, смотрите Указание векторного входа.

Типы данных: Boolean

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

Сигналы управления, сопровождающие поток дискретизации, заданные как samplecontrol bus. Шина включает в себя start, end, и valid управляющие сигналы, которые указывают контуры системы координат и валидность выборок.

start - Указывает начало входного кадра
end - Указывает конец входного кадра
valid - Указывает, что данные входного data порта действительны

Для получения дополнительной информации см. Выборку шины управления.

Типы данных: bus

`bgn` - Базовый номер графика
скаляр

Базовое число графика, заданное как скаляр. Когда это значение 0блок применяется bgn 1. Когда это значение 1блок применяется bgn 2. Для получения дополнительной информации о bgn 1 и bgn 2 см. раздел 5.3.2 TS 38.212 [1].

Типы данных: Boolean

`liftingSize` - Вход подъема
скаляр

Вход подъема, заданный как скаляр.

Для недопустимого значения liftingSize блок отбрасывает текущую систему координат и ожидает новой системы координат.

Для получения дополнительной информации о поддерживаемых значениях размеров подъема см. раздел 5.3.2 TS 38.212 [1].

Типы данных: uint16

Выход

расширить все

`data` - Закодированные выходные биты данных
скалярный вектор |

Закодированные выходы биты данных, возвращенные в виде скаляра или вектора-столбца размера 64.

Блок выводит биты данных в таком же формате, как и биты входных данных.

Типы данных: Boolean

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

Управляющие сигналы, сопровождающие поток дискретизации, возвращаются как samplecontrol bus. Шина включает в себя start, end, и valid управляющие сигналы, которые указывают контуры системы координат и валидность выборок.

start - Указывает начало выходной системы координат
end - Указывает конец выходной системы координат
valid - Указывает, что данные выходного data порта действительны

Для получения дополнительной информации см. Выборку шины управления.

Типы данных: bus

`liftingSize` - Выход подъема
скаляр

Выходной размер подъема, возвращенный как скаляр.

Типы данных: uint16

`nextFrame` - Готов к новым входам
скаляр

Блок устанавливает этот сигнал на 1 когда блок готов принять начало следующей системы координат. Если блок получает сигнал входа start, пока nextFrame 0блок отбрасывает систему координат в прогресс и начинает обработку новых данных.

Для получения дополнительной информации смотрите Использование выходного сигнала nextFrame.

Типы данных: Boolean

Примеры моделей

LDPC Encode and Decode of Streaming Data

Кодирование LDPC и декодирование потоковых данных

Симулируйте блоки NR LDPC Encoder и NR LDPC Decoder Simulink ® и сравните аппаратно оптимизированные результаты с результатами от функций 5G Toolbox™. Эти блоки поддерживают скалярные и векторные входы. Блок NR LDPC Decoder позволяет вам выбрать или Min-sum, или Normalized min-sum алгоритм для операции декодирования.

Подробнее о

расширить все

Определение векторных Входов

Векторы входные данные для блока должны быть заданы как вектор-столбец размера 64. Вы должны предоставить входы в виде целого числа ceil(liftingSize/64) тактовые импульсы.

Общее количество тактовых импульсов, которые блок требует для приема системы координат бит данных для кодирования, равно n x ceil(liftingSize/64), где n - количество столбцов в матрице проверки четности. n зависит от базового числа графика, заданного bgn входным портом. Когда значение порта bgn 0блок устанавливает n равным 22. Когда значение порта bgn 1блок устанавливает n равным 10.

В этих разделах показано, как блок принимает биты входных данных на основе значений liftingSize и bgn портов.

liftingSize входное значение меньше 64 и значение bgn 0

Для liftingSize входного значения 2блок принимает первые два входных бита данных в каждом такте и игнорирует оставшиеся 62 элемента в этом такте. Общее количество тактовых импульсов, требуемых блоком для приема входных бит данных, составляет 22.

Элементы _Dn представляют биты данных, а элементы X - проигнорированные значения.

Входные данные	Количество тактовых синхроимпульсов
Входные данные	1 тактовый цикл	2 тактовых сигнала	3 такта	4 тактовых сигнала	...	21 Тактовый синхроимпульс	22 тактовых синхроимпульса
`data[0]`	_D0	_D2	_D4	_D6	...	...	_D42
`data[1]`	_D1	_D3	_D5	_D7	...	...	_D43
...	X	X	X	X	X	X	X
...	X	X	X	X	X	X	X
`data[63]`	X	X	X	X	X	X	X

liftingSize входное значение больше 64 и значение bgn 0

Для liftingSize входного значения 104блок принимает 104 бита данных в двух тактах: 64 бита данных в первом такте и 40 бит данных во втором такте. Блок игнорирует оставшиеся 24 элемента во втором такте. Общее количество тактовых импульсов, требуемых блоком для приема входных бит данных, составляет 44.

Элементы _Dn представляют биты данных, а элементы X - проигнорированные значения.

Входные данные	Количество тактовых синхроимпульсов
Входные данные	1 тактовый цикл	2 тактовых сигнала	3 такта	4 тактовых сигнала	...	...	43 тактовых синхроимпульса	44 тактовых синхроимпульса
`data[0]`	_D0	_D64	_D104	_D168	...	...	_D2184	_D2248
`data[1]`	_D1	_D65	_D105	_D169	...	...	_D2185	_D2249
	...	...	...		...	...	...	...
...	...	_D103	...	_D207	...	...	...	_D2287
...	...	X	...	X	...	...	...	X
`data[63]`	_D63	X	_D167	X	...	...	_D2247	X

Алгоритмы

расширить все

Этот рисунок показывает архитектуре блок-схему блока NR LDPC Encoder.

Архитектура состоит из блоков Контроллера, Check Матрицы LUT, Shifter, Памяти, Nonnegative Position Selector и XOR Модуля. Блок Controller управляет потоком данных в и из блока Memory и предоставляет сигналы управления, чтобы контролировать функциональность всех этих блоков. Блок Check Matrix LUT состоит из 5G значений матрицы проверки четности NR LDPC [1]. Основываясь на bgn и liftingSize значениях входного порта, блок Check Matrix LUT предоставляет вход блоку Shifter. Блок Systematic Parity Generator генерирует биты четности для первых четырех строк матрицы проверки четности и использует эти сгенерированные биты четности, чтобы вычислить биты четности для остальных строк матрицы проверки четности. Блок Nonnegative Position Selector выбирает неотрицательные положения матрицы проверки четности. Блок модуля XOR выполняет операцию с модулем путем завершения операции кодирования.

Время ожидания

Задержка блока изменяется на основе значений bgn и liftingSize входных портов. Поскольку задержка изменяется, используйте nextFrame сигнал управления, чтобы определить, когда блок готов к новому входному кадру.

Скалярный вход

Этот рисунок показывает пример выхода блока NR LDPC Encoder с задержкой. В этом случае значения bgn и liftingSize входных портов устанавливаются равными 1 и 384, соответственно. Задержка блока составляет 1840 тактов.

Векторный вход

Этот рисунок показывает пример выхода блока NR LDPC Encoder с задержкой. В этом случае значения bgn и liftingSize входных портов устанавливаются равными 0 и 384, соответственно. Задержка блока составляет 1 911 тактов.

Эффективность

Эффективность синтезированного HDL-кода варьируется с вашей целью и опциями синтеза.

В этой таблице показаны результаты синтеза данных о ресурсах и эффективности. Сгенерированный HDL нацелен на Xilinx^® Zynq^®- 7000 ZC706 оценочного совета.

Входные данные	Срез LUTs	Регистры срезов	Блокируйте ОЗУ	Максимальная частота в МГц
Скаляр	6748	7084	2.5	431
Вектор	7951	8504	3.5	430

Ссылки

[1] 3GPP TS 38.212. "NR; Мультиплексирование и канальное кодирование ". 3-ья Генерация проект Партнерства; Группа технических спецификаций Радиосеть доступ.

[2] Gallager, R. «Коды проверки четности с низкой плотностью». Транзакции IEEE по теории информации 8, № 1 (январь 1962): 21-28. www.doi.org/10.1109/TIT.1962.1057683.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Этот блок поддерживает генерацию кода C/C + + для Simulink^® режимы Accelerator и Rapid Accelerator и для генерации компонентов DPI.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Вы не можете сгенерировать HDL для этого блока внутри Resettable Synchronous Subsystem (HDL Coder).

Документация

NR LDPC Encoder

Описание

Порты

Вход

`data` - Входные биты данных
скалярный вектор |