NR Polar Encoder

Выполните полярное кодирование 5G соответствии со стандартом NR

Библиотека:
Беспроводной HDL Toolbox/Обнаружение и коррекция ошибок

Описание

Блок NR Polar Encoder реализует потоковый полярный энкодер с удобными для аппаратного обеспечения сигналами управления. Можно сконфигурировать блок, чтобы использовать схемы нисходящего или восходящего кодирования, как определено 5G стандартом NR. Стандарт 5G NR требует полярного кодирования для канального кодирования каналов передачи DCI, UCI и BCH.

Реализация энкодера соответствует nrPolarEncode (5G Toolbox) функция.

Поскольку задержка этой операции может варьироваться, блок обеспечивает сигнал выхода, nextFrame, который указывает, когда блок готов принять новые входы. Для получения дополнительной информации см. раздел Задержка на этой странице.

Порты

Вход

расширить все

`data` - Бит входных данных
скаляр

Входные данные, заданный как скаляр.

double и single типы данных поддерживаются для симуляции, но не для генерации HDL-кода.

Типы данных: fixdt(0,1,0) | Boolean | double | single

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

Сигналы управления, сопровождающие поток дискретизации, заданные как samplecontrol bus. Шина включает в себя start, end, и valid управляющие сигналы, которые указывают контуры системы координат и валидность выборок.

start - Указывает начало входного кадра
end - Указывает конец входного кадра
valid - Указывает, что данные входного data порта действительны

Для получения дополнительной информации см. Выборку шины управления.

Типы данных: bus

`K` - Длина информационного блока в битах
положительное целое число

Длина информационного блока в битах, заданная как положительное целое число. Для нисходящих сообщений K должны находиться в области значений от 36 до 164. Для сообщений восходящей линии связи K должны находиться в области значений от 31 до 1023.

Блок не поддерживает K значения от 18 на 25 поскольку 5G стандарт NR требует кодов для этих размеров с помощью четности.

Зависимости

Чтобы включить этот порт, установите параметр Configuration source равным Input port.

Типы данных: fixdt(0,10,0)

`E` - Согласованная со скоростью выходная длина в битах
положительное целое число

Согласованная со скоростью выходная длина в битах, заданная как положительное целое число. Задайте значение для E, которое больше K и меньше или равно 8192.

Зависимости

Чтобы включить этот порт, установите параметр Configuration source равным Input port.

Типы данных: fixdt(0,14,0)

Выход

расширить все

`data` - Закодированный бит данных
скаляр

Закодированный бит данных, возвращенный как скаляр. Блок возвращает сообщение с N последовательными битами. N является степенью двойки, определяемых из значений K и E. Максимальный размер выходного сообщения составляет 512 биты, когда Link direction Downlink и 1024 бита, когда Link direction Uplink.

Типы данных: fixdt(0,1,0) | Boolean | double | single

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

Управляющие сигналы, сопровождающие поток дискретизации, возвращаются как samplecontrol bus. Шина включает в себя start, end, и valid управляющие сигналы, которые указывают контуры системы координат и валидность выборок.

start - Указывает начало выходной системы координат
end - Указывает конец выходной системы координат
valid - Указывает, что данные выходного data порта действительны

Для получения дополнительной информации см. Выборку шины управления.

Типы данных: bus

`nextFrame` - Готов к новым входам
скаляр

Блок устанавливает этот сигнал на 1 когда блок готов принять начало следующей системы координат. Если блок получает сигнал входа start, пока nextFrame 0блок отбрасывает систему координат в прогресс и начинает обработку новых данных.

Для получения дополнительной информации смотрите Использование выходного сигнала nextFrame.

Типы данных: Boolean

Параметры

расширить все

`Link direction` - Направление 5G NR
`Downlink` (по умолчанию) | `Uplink`

Когда вы выбираете Downlinkблок выполняет перемежение, как задано в 5G NR стандарте. Когда вы выбираете Uplinkблок опускает логику перемежения.

`Configuration source` - Источник для K и E
`Property` (по умолчанию) | `Input port`

Выберите Input port для включения K и E портов. Выберите Property для использования параметров Message length (K) и Rate-matched length (E).

`Message length (K)` - Длина информационного блока в битах
`56` (по умолчанию) | положительное целое число

Для нисходящих сообщений K должны находиться в области значений от 36 до 164. Для сообщений восходящей линии связи K должны находиться в области значений от 31 до 1023.

Зависимости

Чтобы включить этот параметр, установите параметр Configuration source равным Property.

`Rate-matched length (E)` - Согласованная со скоростью выходная длина в битах
`864` (по умолчанию) | положительное целое число

Задайте значение для E, которое больше K и меньше или равно 8192.

Зависимости

Чтобы включить этот параметр, установите параметр Configuration source равным Property.

Примеры моделей

Polar Encode and Decode of Streaming Samples

Полярное кодирование и декодирование потоковых выборок

Симулируйте блоки NR Polar Encode и Decode и сравните аппаратно оптимизированные результаты с результатами от 5G функций Toolbox™.

Совет

Вы не можете использовать этот блок внутри Enabled Subsystem или Resettable Subsystem.

Алгоритмы

расширить все

Этот блок реализует энкодер при помощи _log2(N) этапы параллельного кодирования. Блок хранит все сообщение в буфере, затем перемежает и отображает информационные биты на основе шаблона, заданного в стандарте для значений K и E. Шаг перемежения включается только тогда, когда вы устанавливаете параметр Link direction равным Downlink.

Эта схема показывает архитектуру полярного энкодера.

Блок использует этап Configuration, когда изменяются входные K и E значения. Блок вычисляет новую длину, N и местоположение информационных бит, затем передает их в буфер и этап отображения. Поскольку шаблоны отображения вычисляются по мере необходимости, а не хранятся на оборудовании, блок поддерживает все K и E значения в поддерживаемой области значений. Этап Configuration также вычисляет шаблон чередования, когда вы задаете значение параметра Link direction Downlink.

Когда вы устанавливаете параметр Configuration source равным Propertyзначения K и E являются постоянными, поэтому декодер не реализует этап Configuration. В этом случае блок включает статические интерполяционные таблицы, которые содержат предварительно вычисленную строение.

Время ожидания

Точная задержка изменяется на основе значений K и E. Задержка больше для систем координат, где изменяются K и E значения, и блок должен вычислить новое строение. Поскольку задержка изменяется, используйте выход nextFrame управляющий сигнал, чтобы определить, когда блок готов к новому входному кадру.

Эта форма волны показывает, как задержка изменяется со значениями K и E. Для первой системы координат с заданным K и E значением блок должен определить длину сообщения и отображение информационного бита для этих значений. Этот шаг строения означает, что блок занимает больше времени, чтобы начать возврат закодированных выборок. В этом случае блок также занимает больше времени, прежде чем готов принять следующий входной кадр. Когда входные K и E значения 132 и 256, соответственно, блок имеет задержку 535 циклов от входного start сигнала до выходного nextFrame. Для последующих систем координат с теми же значениями для K и E, блок готов раньше, потому что ему не нужно пересчитывать строение. Форма волны показывает, что новая задержка составляет 389 циклов. Когда значения K и E изменяются на 54 и 124, соответственно, блок должен вычислить новое строение, а задержка изменяется на 443 цикла.

Эффективность

В этой таблице показаны результаты синтеза данных о ресурсах и производительности блока, когда он сконфигурирован с K и E в качестве входных портов, и параметр Link direction установлен на Uplink. Сгенерированный HDL нацелен на Xilinx^® Zynq^®-7000 ZC706 оценочной доски. Проект достигает тактовой частоты 450 МГц.

Ресурс	Используемое число
Срез LUTs	637
Регистры срезов	934
Блокируйте ОЗУ	2.5

В этой таблице показаны результаты синтеза данных о ресурсах и производительности блока, когда он сконфигурирован с K и E в качестве входных портов, и параметр Link direction установлен на Downlink. Сгенерированный HDL предназначен для платы оценки Zynq-7000 ZC706 Xilinx. Проект достигает тактовой частоты 450 МГц.

Ресурс	Используемое число
Срез LUTs	600
Регистры срезов	948
Блокируйте ОЗУ	3.5

Блок использует меньше ресурсов, когда K и E заданы параметрами.

Ссылки

[1] 3GPP TS 38.211. "NR; Физические каналы и модуляция ". 3rd Генерация Partnership Project; Группа технических спецификаций Радиосеть доступ. URL-адрес: https://www.3gpp.org.

[2] Арикан, Сердаль. «Поляризация канала: метод построения кодов достижения пропускной способности для симметричных бинарных-входных незапоминающихся каналов». Транзакции IEEE по теории информации 55, № 7 (июль 2009): 3051-73. https://doi.org/10.1109/TIT.2009.2021379.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Этот блок поддерживает генерацию кода C/C + + для Simulink^® режимы Accelerator и Rapid Accelerator и для генерации компонентов DPI.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Вы не можете сгенерировать HDL для этого блока внутри Resettable Synchronous Subsystem (HDL Coder).

См. также

NR Polar Decoder | nrPolarEncode (5G Toolbox)

Введенный в R2020a

Документация

NR Polar Encoder

Описание

Порты