Декодируйте сверточно закодированные данные с использованием алгоритма Viterbi
Беспроводной HDL Toolbox/Обнаружение и коррекция ошибок
Блок Viterbi Decoder декодирует сверточно закодированные данные с помощью реализации отслеживания на основе ОЗУ. Декодирование Viterbi широко используется в стандарте LTE TS 36.212 [1] и других приложениях прямой коррекции ошибок (FEC), таких как беспроводные сети (802.11a/b/g/n/ac), цифровая спутниковая связь, цифровая видеотрансляция (DVB), IEEE 802.16 и HiperL Чтобы поддержать любой из этих стандартов, блок принимает коды свертки с длинами ограничений от 3 до 9, скоростями кода от 1/2 до 1/7 и обеспечивает непрерывный, оконечный и усеченный режимы. Блок обеспечивает архитектуру и интерфейс, подходящие для генерации HDL-кода.
Блок поддерживает декодирование проколотых кодов путем предоставления опционального erasure входного порта. Можно использовать блок Depuncturer, чтобы вставить нейтральные значения в проколотый поток сэмплирования и сгенерировать сигнал erasure.
Блок Viterbi Decoder принимает входные выборки как двоичные значения с твердым решением или коэффициенты логарифмической вероятности мягкого решения (LLR). Каждая выборка является вектором-столбцом, длина которой зависит от схемы кодирования. Первая форма волны показывает непрерывный режим работы с входными выборками подписанных 4-битных данных, используя параметры блоков по умолчанию. Это Traceback depth 32. Блок возвращает первую декодированный выход данных после 148 тактов. Задержка декодирования составляет 4 × Traceback depth + Constraint length + 13 допустимых входных циклов.
Вторая форма волны показывает три системы координат в режиме завершения операции. Этот вход представляет собой беззнаковые 4-битные выборки, и блок использует шпалеру (7, [171 133 112]). Это Traceback depth 32. Входная и выходная шины ctrl расширены, чтобы показать свои три управляющих сигнала. Задержка от каждого входа ctrl start. для вывода ctrl. start также 148 тактов.
Сигналы управления в шине указывают валидность каждой выборки и контуров системы координат. Чтобы преобразовать матрицу в поток сэмплирования и соответствующие сигналы управления, используйте блок Frame To Samples или whdlFramesToSamples функция. Полное описание потокового примера интерфейса смотрите в Потоковый пример интерфейса.
Блок Viterbi Decoder реализует трассировку на основе ОЗУ, используя K-указатель нечетный алгоритм [2]. Параметром K является количество указателей на чтение, необходимых в алгоритме. Эта реализация имеет K значение двух и обращается к трём памятям с помощью двух указателей чтения и одной записи. Три типа операций:
Write (Wr): Сохраните информацию о пути выжившего в памяти.
Traceback (TB): Чтение информации о пути выжившего из памяти и вычисление предыдущего состояния на основе текущего состояния и ветви выжившего. Самое раннее состояние, прослеженное этим процессом, затем используется как начальное состояние для декодирования предыдущего блока памяти данных.
Декодирование (Dec): Считайте информацию о пути выжившего из памяти и декодируйте вход.
Каждое из трёх памятей имеет размер Traceback depth (tbd). Алгоритм K-указателя принимает 4 × Traceback depth циклов, чтобы декодировать данные.
Схема показывает, как три операции используют три банка памяти. Для двух кратных Traceback depth запишите метрики выжившего в прямом направлении к Mem # 1 и Mem # 2. Затем, продолжая записывать в Mem # 3, отслеживайте из Mem # 2, чтобы найти минимальный индекс. Используйте этот индекс как указатель на трассировку из Mem # 1 и получите декодированное значение. После чтения декодированного значения блок записывает новый входной путь выжившего в то же место. Эта запись начинает следующий цикл декодирования.
В алгоритме Viterbi логика add-compare может вызвать переполнение метрики состояния. Эти переполнения ухудшают эффективность декодера. Modulo normalization используется для смягчения последствий переполнения [3]. Блок реализует модульную арифметику, используя сумматоры и вычитатели двух комплементов, как показано на схеме. Вместо компаратора используется вычитатель. Переполнение обнаруживается путем проверки самого значимого бита (MSB) (m1-m2), где m1 m2 являются метриками нормализации. При обнаружении переполнения m1 и m2 обеспечивают обернутое значение.
[1] 3GPP TS 36.212. «Мультиплексирование и канальное кодирование». 3rd Генерация Partnership Project; Группа технических спецификаций Radio Доступа Network; Evolved Universal Terrestrial Radio Access (E-UTRA). URL-адрес: https://www.3gpp.org.
[2] Хорвиц, М. и Р. Браун. «Обобщенный метод проекта для управления памятью выжившего после трассировки в декодерах Viterbi». Материалы Южноафриканского симпозиума 1997 года по связи и обработке сигналов: 63-68. Piscataway, NJ: IEEE, 1997.
[3] Shung, C.b., P.H. Зигель, Г. Унгербоек и Х.К. Тапар. «VLSI Архитектур для метрической нормализации в Алгоритм Viterbi». Международная конференция IEEE по коммуникациям, включая технические сеансы суперкомм: том 4. 1726-728. Нью-Йорк, Нью-Йорк: IEEE, 1990.
