Устройства Intel SoC

Сгенерируйте и разверните HDL-код и встроенное программное обеспечение на Intel® Устройства SoC

HDL Coder™ может сгенерировать ядро IP, интегрировать его в ваш проект Qsys и программировать оборудование Intel. Используя Embedded Coder®, можно сгенерировать и создать встроенное программное обеспечение и запустить его на ARM® процессор. Смотрите Рабочий процесс Элемента кода аппаратного программного обеспечения для Платформ SoC.

Чтобы развернуть ваш проект в устройство Intel SoC, необходимо установить Пакет поддержки HDL Coder для Устройств Intel SoC. Дополнительные сведения см. в HDL Coder Поддерживаемые аппаратные средства.

Классы

развернуть все

hdlcoder.BoardОбъект регистрации плат, который описывает SoC пользовательская плата
hdlcoder.WorkflowConfigСконфигурируйте рабочие процессы развертывания и генерация HDL-кода
hdlcoder.ReferenceDesignРегистрационный объект исходного проекта, который описывает исходный проект SoC

Функции

развернуть все

socExportReferenceDesignЭкспортируйте пользовательский исходный проект для HDL Workflow Advisor
addExternalIOInterfaceЗадайте внешний интерфейс IO для объекта платы
addExternalPortInterfaceЗадайте интерфейс внешнего порта для объекта платы
addInternalIOInterfaceДобавьте и задайте внутренний интерфейс IO между сгенерированным IP базовые и существующие ядра IP
addAXI4MasterInterfaceДобавьте и задайте интерфейс AXI4 Master
addAXI4SlaveInterfaceДобавьте и задайте ведомый интерфейс AXI4
addAXI4StreamInterfaceИнтерфейс Add AXI4-Stream
addAXI4StreamVideoInterfaceДобавьте AXI4-потоковый Видеоинтерфейс
addClockInterfaceДобавьте часы и сбросьте интерфейс
addCustomEDKDesignЗадайте Xilinx файл проекта MHS EDK
addCustomQsysDesignЗадайте файл проекта Altera Qsys
addCustomVivadoDesignУкажите, что Xilinx Vivado экспортировал блочную конструкцию файл Tcl
addIPRepositoryВключайте модули IP от своей папки репозитория IP в вашем пользовательском исходном проекте
addParameterДобавьте и задайте пользовательские параметры для своего исходного проекта
validateReferenceDesignПроверяйте значения свойств в объект исходного проекта
validateBoardПроверяйте значения свойств в объект платы
CallbackCustomProgrammingMethodУказатель на функцию для пользовательской функции обратного вызова, которая выполняется во время задачи Целевого устройства Программы в Советнике по вопросам Рабочего процесса
EmbeddedCoderSupportPackageЗадайте, использовать ли пакет поддержки Embedded Coder
PostBuildBitstreamFcnУказатель на функцию для функции обратного вызова, которая выполняется после задачи Потока битов FPGA Сборки в HDL Workflow Advisor
PostCreateProjectFcnУказатель на функцию для функции обратного вызова, которая выполняется после, Создает задачу Проекта в HDL Workflow Advisor
PostSWInterfaceFcnУказатель на функцию для пользовательской функции обратного вызова, которая выполняется после, Генерирует задачу Программного интерфейса в HDL Workflow Advisor
PostTargetInterfaceFcnУказатель на функцию для функции обратного вызова, которая выполняется после Поставившей Целевой Интерфейсной задачи в HDL Workflow Advisor
PostTargetReferenceDesignFcnУказатель на функцию для функции обратного вызова, которая выполняется после Целевой задачи Исходного проекта Набора в HDL Workflow Advisor

Темы

Проект модели для ведомой интерфейсной генерации AXI4

Как спроектировать вашу модель для AXI4 или AXI4-облегченные интерфейсы для скаляра, векторных портов, соединяют шиной типы данных, и считать назад значения.

Проект модели для AXI4-потоковой генерации интерфейса

Как спроектировать вашу модель для AXI4-потокового вектора, или скаляр соединяют интерфейсом с генерацией.

Проект модели для основной интерфейсной генерации AXI4

Описание Основного протокола AXI4, и как можно спроектировать модель для генерации ядра IP с AXI4-основными интерфейсами.

Целевые Советы FPGA программы или устройства SoC

Как программировать целевое Оборудование Intel или Xilinx.

Поиск и устранение проблем

Разрешите отказы синхронизации в генерации ядра IP и рабочих процессах ввода-вывода FPGA Simulink Real-Time

Разрешите отказы синхронизации в шаге Потока битов FPGA Сборки Рабочего процесса Генерации Ядра IP или Рабочего процесса ввода-вывода FPGA Simulink Real-Time для Находящихся в Vivado Советов.

Рекомендуемые примеры

Для просмотра документации необходимо авторизоваться на сайте