Проект модели и программный интерфейс

Алгоритм модели, чтобы сопоставить порты DUT с интерфейсами AXI и сгенерировать программный интерфейс, чтобы зондировать и ядро IP HDL быстрого прототипирования

Когда вы разделите свой проект на аппаратные и программные компоненты, используйте HDL Workflow Advisor HDL Coder™, чтобы предназначаться для вашего проекта на автономных платах FPGA, устройствах SoC и Speedgoat® FPGA модули IO. Проект состоит из алгоритма DUT, для которого вы генерируете код RTL и ядро IP. Можно интегрировать ядро IP в исходный проект для целевой платформы. Чтобы протестировать базовую функциональность IP HDL, можно использовать модель интерфейса сгенерированного программного обеспечения или скрипт программного интерфейса.

Классы

развернуть все

hdlcoder.BoardОбъект регистрации плат, который описывает SoC пользовательская плата
hdlcoder.ReferenceDesignРегистрационный объект исходного проекта, который описывает исходный проект SoC
fpgaДоступ к целевому FPGA или устройству SoC из MATLAB
hdlcoder.DUTPortПорт DUT от HDL Coder сгенерировал IP, базовый, сохраненный как объектный массив

Функции

развернуть все

addAXI4MasterInterfaceДобавьте и задайте интерфейс AXI4 Master
addAXI4SlaveInterfaceДобавьте и задайте ведомый интерфейс AXI4
addAXI4StreamInterfaceИнтерфейс Add AXI4-Stream
addAXI4StreamVideoInterfaceДобавьте AXI4-потоковый Видеоинтерфейс
addAXI4SlaveInterfaceЗапишите данные к ядру IP или считайте данные из ядра IP использование интерфейса AXI4 или AXI4-Lite
addAXI4StreamInterfaceЗапишите данные к ядру IP или считайте данные из ядра IP использование интерфейса AXI4-Stream
mapPortСопоставляет порт DUT с заданным интерфейсом AXI4 в ядре IP HDL
writePortЗапишите данные к порту DUT из MATLAB
readPortВыходные данные чтений и возвращают его с типом данных порта и размерностью
releaseВыпустите аппаратные ресурсы, сопоставленные с объектом fpga

Темы

Моделирование для интерфейсов AXI

Проект модели для ведомой интерфейсной генерации AXI4

Как спроектировать вашу модель для AXI4 или AXI4-облегченные интерфейсы для скаляра, векторных портов, соединяют шиной типы данных, и считать назад значения.

Проект модели для AXI4-потоковой генерации интерфейса

Как спроектировать вашу модель для AXI4-потокового вектора, или скаляр соединяют интерфейсом с генерацией.

Проект модели для AXI4-потоковой генерации видеоинтерфейса

Как спроектировать вашу модель для генерации ядра IP с AXI4-потоковыми видеоинтерфейсами.

Проект модели для основной интерфейсной генерации AXI4

Описание Основного протокола AXI4, и как можно спроектировать модель для генерации ядра IP с AXI4-основными интерфейсами.

Генерация программного интерфейса

Сгенерируйте скрипт программного интерфейса, чтобы зондировать и ядро IP HDL быстрого прототипирования

Сгенерируйте скрипт программного интерфейса, чтобы связаться с ядром IP HDL и выполнить быстрое прототипирование.

Сгенерируйте модель программного интерфейса, чтобы зондировать и ядро IP HDL быстрого прототипирования

Сгенерируйте модель программного интерфейса, чтобы связаться с ядром IP HDL и выполнить быстрое прототипирование.

Создайте скрипт программного интерфейса, чтобы управлять и ядро IP HDL быстрого прототипирования

Создайте и создайте скрипт программного интерфейса путем конфигурирования интерфейсов и информации об отображении порта, чтобы управлять ядром IP HDL.

Рекомендуемые примеры

Getting Started with Targeting Intel SoC Devices

Начало работы с предназначением для устройств Intel SoC

Используйте рабочий процесс элемента кода аппаратного программного обеспечения, чтобы мигнуть светодиодами на различных частотах на оценочном комплекте Arrow® SoCKit®.

Открыть скрипт
Getting Started with AXI4-Stream Interface in Zynq Workflow

Начало работы с AXI4-потоковым интерфейсом в рабочем процессе Zynq

Используйте интерфейс AXI4-Stream, чтобы включить скоростную передачу данных между процессором и FPGA на оборудовании Zynq.

Открыть скрипт
Getting Started with AXI4-Stream Video Interface in Zynq Workflow

Начало работы с AXI4-потоковым видеоинтерфейсом в рабочем процессе Zynq

Используйте AXI4-потоковый Видеоинтерфейс, чтобы включить скоростную потоковую передачу видео на сгенерированном ядре IP HDL.

Открыть скрипт
Performing Large Matrix Operation on FPGA using External Memory

Выполнение Большой Операции над матрицей на FPGA с помощью Внешней памяти

Сгенерируйте ядро IP HDL с интерфейсом AXI4 Master, выполните умножение матриц в ядре IP HDL и запись выходной результат к памяти DDR.

Открыть скрипт
Prototype FPGA Design on Hardware with Live Data by Using MATLAB Commands

Моделируйте проект FPGA на оборудовании с живыми данными при помощи Команд MATLAB

Используйте MATLAB, чтобы моделировать алгоритм, работающий на оборудовании FPGA от вашего хоста - компьютера.

Скрипт Open Live Script
Enable Readback on AXI4 Slave Input Registers to Inspect Written Values

Позвольте Readback на ведомых входных регистрах AXI4 смотреть записанные значения

Описывает различные методы, чтобы считать ведомые входные регистры AXI4 в вашем проекте. Это показывает процесс того, как включить readback на ведомых входных регистрах AXI4 и считать значения ведомых входных регистров AXI4 для вашего проекта.

Открыть скрипт

Документация HDL Coder

Поддержка

Для просмотра документации необходимо авторизоваться на сайте