Представляйте систему в другой системе (HDL Coder)
Блок Atomic Subsystem доступен с Simulink®.
Для получения информации о поведении симуляции и параметрах блоков, смотрите Атомарную подсистему.
| Архитектура | Описание |
|---|---|
Module (значение по умолчанию) | Сгенерируйте код для подсистемы и блоков в подсистеме. |
BlackBox | Сгенерируйте интерфейс черного квадрата. Сгенерированный HDL-код включает только определения порта ввода/вывода для подсистемы. Поэтому можно использовать подсистему в модели, чтобы сгенерировать интерфейс к существующему, вручную записанному HDL-коду. Генерация интерфейса черного ящика для подсистем подобна генерации интерфейса блока Model без сигналов часов. |
| Удалите подсистему из сгенерированного кода. Можно использовать подсистему в симуляции, однако, обработать его как "нет" в HDL-коде. |
Для архитектуры BlackBox можно настроить имена порта и установить атрибуты интерфейса внешнего компонента. Смотрите Настраивают Черный квадрат или HDL Интерфейс Cosimulation.
Автоматическая конвейерная вставка на основе инструмента синтеза, предназначайтесь для частоты и размеров слова множителя. Значением по умолчанию является inherit. См. также AdaptivePipelining.
Обнаруживает введение новых задержек вдоль одного пути и вставляет соответствие с задержками на других путях. Значением по умолчанию является inherit. См. также BalanceDelays.
Вставьте конвейерные регистры на более быстрой тактовой частоте вместо более медленной скорости передачи данных. Значением по умолчанию является inherit. См. также ClockRatePipelining.
Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.
Конвейерно обработайте распределение регистра или повторную синхронизацию регистра. Значением по умолчанию является off. См. также DistributedPipelining.
Синтез приписывает для отображения множителя. Значением по умолчанию является none. См. также DSPStyle.
Удалите иерархию подсистемы из сгенерированного HDL-кода. Значением по умолчанию является inherit. См. также FlattenHierarchy.
Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.
Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.
Количество функционально эквивалентных ресурсов, чтобы сопоставить с одним совместно используемым ресурсом. Значение по умолчанию 0. См. также Разделение ресурсов.
Количество параллельных информационных каналов или векторы, которые являются временем, мультиплексированным, чтобы преобразовать в последовательные, скалярные информационные каналы. Значение по умолчанию 0, который реализует полностью параллельные информационные каналы. См. также Потоковую передачу.
Если этот блок не является DUT, настройки свойства блока во вкладке Target Specification проигнорированы.
В HDL Workflow Advisor, если вы используете рабочий процесс IP Core Generation, эти целевые значения свойств блока спецификации сохранены с моделью. Если вы задаете эти целевые значения свойств блока спецификации с помощью hdlset_param, когда вы открываете HDL Workflow Advisor, поля заполняются с соответствующими значениями.
Режим синхронизации процессора/FPGA, заданный как вектор символов.
Чтобы сохранить это свойство блока на модели, задайте Processor/FPGA Synchronization в задаче Set Target Interface рабочего процесса IP Core Generation.
Значения: Free running (значение по умолчанию) | Coprocessing - blocking
Пример: 'Free running'
Чтобы сохранить это свойство блока на модели, задайте отображение портов тестовой точки к интерфейсам целевой платформы в задаче Set Target Interface рабочего процесса IP Core Generation.
Значения: '' (значение по умолчанию) | массив ячеек из символьных векторов
Пример: '{{'TestPoint','AXI4-Lite','x"108"'}}'
Чтобы сохранить это свойство блока на модели, задайте отображение портов настраиваемого параметра к интерфейсам целевой платформы в задаче Set Target Interface рабочего процесса IP Core Generation.
Значения: '' (значение по умолчанию) | массив ячеек из символьных векторов
Пример: '{{'myParam','AXI4-Lite','x"108"'}}'
Чтобы сохранить это свойство блока на модели, задайте, хотите ли вы включить readback на ведомых регистрах записи AXI4 в задаче Generate RTL Code and IP Core рабочего процесса IP Core Generation.
Значения: 'off' (значение по умолчанию) | 'on'
Чтобы сохранить это свойство блока на модели, задайте, хотите ли вы отключить генерацию ведомых интерфейсов AXI4 по умолчанию в задаче Generate RTL Code and IP Core рабочего процесса IP Core Generation.
Значения: 'on' (значение по умолчанию) | 'off'
Verilog® или файлы VHDL® для черных квадратов в вашем проекте. Задайте полный путь к каждому файлу и разделите имена файлов точкой с запятой (;).
Можно установить это свойство в HDL Workflow Advisor в поле Additional source files.
Значения: '' (значение по умолчанию) | вектор символов
Пример: 'C:\myprojfiles\led_blinking_file1.vhd;C:\myprojfiles\led_blinking_file2.vhd;'
Имя ядра IP, заданное как вектор символов.
Можно установить это свойство в HDL Workflow Advisor в поле IP core name. Если это свойство установлено в значение по умолчанию, HDL Workflow Advisor создает имя ядра IP на основе имени DUT.
Значения: '' (значение по умолчанию) | вектор символов
Пример: 'my_model_name'
Номер версии ядра IP, заданный как вектор символов.
Можно установить это свойство в HDL Workflow Advisor в поле IP core version. Если это свойство установлено в значение по умолчанию, HDL Workflow Advisor устанавливает версию ядра IP.
Значения: '' (значение по умолчанию) | вектор символов
Пример: '1.3'
Если ваш DUT является подсистемой маскированной, можно сгенерировать код, только если это в верхнем уровне модели.
