Exponenta Banner

Постоянный

Сгенерируйте постоянное значение (HDL Coder)

Описание

Блок Constant доступен с Simulink®.

Для получения информации о поведении симуляции и параметрах блоков, смотрите Константа.

Настраиваемые параметры

Можно использовать настраиваемый параметр в блоке Constant, предназначенном для генерации HDL-кода. Для получения дополнительной информации смотрите, Генерируют Порты DUT для Настраиваемых параметров.

Архитектура HDL

АрхитектураПараметрыОписание
default
Constant

'none'

Эта реализация испускает значение блока Constant.
Logic Value 'none'По умолчанию эта реализация испускает символьный 'Z' для каждого бита в сигнале. Например, для 4-битного сигнала, реализация испустила бы 'ZZZZ'.
{'Value', 'Z'}Если сигнал находится в высокоимпедансном состоянии, используйте это значение параметров. Эта реализация испускает символьный 'Z' для каждого бита в сигнале. Например, для 4-битного сигнала, реализация испустила бы 'ZZZZ'.
{'Value', 'X'}Если сигнал находится в неизвестном состоянии, используйте это значение параметров. Эта реализация испускает символьный 'X' для каждого бита в сигнале. Например, для 4-битного сигнала, реализация испустила бы 'XXXX'.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Ограничения

  • Реализация Logic Value не поддерживает тип данных double. Если вы задаете эту реализацию для постоянного значения типа double, ошибка генерации кода происходит.

  • Для Sample time войдите-1. Задержитесь балансировка не поддерживает шаг расчета inf.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2014a

Документация HDL Coder
Поддержка