DocBlock

Создайте текст, что модель документов и сохранила текст с моделью (HDL Coder)

Описание

Блок DocBlock доступен с Simulink®.

Для получения информации о поведении симуляции и параметрах блоков, смотрите DocBlock.

Архитектура HDL

АрхитектураОписание
Annotation (значение по умолчанию)

Вставьте текст как комментарий в сгенерированном коде.

HDLText

Интегрируйте текст как пользовательский HDL-код.

No HDL

Не генерируйте HDL-код для этого блока.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

TargetLanguage

Язык текста, или Verilog® или VHDL®. Значением по умолчанию является VHDL.

Когда Architecture является HDLText, это свойство доступно. Чтобы узнать больше, смотрите, Интегрируют Пользовательский HDL-код Используя DocBlock.

Ограничения

  • Document type должен быть Text.

    HDL Coder™ не поддерживает опции RTF или HTML.

  • У вас может быть максимум двух блоков DocBlock с набором Architecture к HDLText в той же подсистеме.

    Если у вас есть два блока DocBlock, нужно было установить TargetLanguage на VHDL, и другой должны были установить TargetLanguage на Verilog. При генерации кода HDL Coder только интегрирует пользовательский код от DocBlock, который совпадает с выходным языком для генерации кода.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2014a