Exponenta Banner

Оптимизированный HDL ОБПФ

Обратное быстрое преобразование Фурье — оптимизированный для генерации HDL-кода (HDL Coder)

Описание

Блок IFFT HDL Optimized доступен с DSP System Toolbox™.

Для получения информации о поведении симуляции и параметрах блоков, смотрите Оптимизированный HDL ОБПФ.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

Ограничения

  • Если вы используете блок IFFT HDL Optimized с блоком State Control в Enabled Подсистеме, дополнительный порт сброса не поддержан. Если вы включите порт сброса на блоке IFFT HDL Optimized в такой подсистеме, модель будет ошибка на Схеме Обновления.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2014a

Документация HDL Coder
Поддержка