Exponenta Banner
exponenta event banner

Отобразите фильтр

2D КИХ-фильтрация (HDL Coder)

Описание

Блок Image Filter доступен с Vision HDL Toolbox™.

Для получения информации о поведении симуляции и параметрах блоков, смотрите Фильтр Изображений.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstMultiplierOptimization

Каноническая цифра со знаком (CSD) или учтенная оптимизация CSD. Значением по умолчанию является none. См. также ConstMultiplierOptimization.

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

Ограничения

Вы не можете сгенерировать HDL для этого блока в Восстановленной Синхронной Подсистеме.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Представленный в R2015a

Документация HDL Coder
Поддержка