Сгенерируйте действительный или объедините синусоидальные сигналы — оптимизированный для генерации HDL-кода (HDL Coder)
Блок NCO HDL Optimized доступен с DSP System Toolbox™.
Для получения информации о поведении симуляции и параметрах блоков, смотрите Оптимизированный HDL NCO.
Этот блок имеет одну, архитектуру HDL по умолчанию.
Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.
Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.
Тип сброса интерполяционной таблицы выходной регистр. Выберите none, чтобы синтезировать интерполяционную таблицу к ROM, когда ваша цель будет FPGA. См. также LUTRegisterResetType.
Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.
Когда вы устанавливаете Dither source на Property, блок добавляет случайный dither каждый цикл. Если вы генерируете модель валидации с этими настройками, предупреждение выведено. Случайная генерация внутреннего dither может вызвать несоответствия между моделями. Можно увеличить допуск на погрешность для сравнения валидации, чтобы составлять различие. Можно также отключить dither или установить Dither source на Input port избегать этой проблемы.
Вы не можете использовать блок NCO HDL Optimized в Восстановленной Синхронной Подсистеме.
