Задержите входной сигнал одним демонстрационным периодом, когда внешний сигнал Сброса будет ложным
HDL Coder / Дискретный
Блок Unit Delay Resettable Synchronous задерживает входной сигнал u одним демонстрационным периодом, когда внешний сигнал Сброса является ложным. Когда сигнал Сброса верен, и выходной сигнал состояния принимают значение the Initial condition параметра. Сигнал Сброса верен, когда R не является нулем и ложью, когда R является нулем.
Реализация блока Unit Delay Resettable Synchronous состоит из Синхронной Подсистемы, которая содержит блок Resettable Delay с Delay length одного и блок State Control в режиме Synchronous. Когда вы используете этот блок в своей модели и установили HDL Coder™, ваша модель генерирует более чистый HDL-код и использует меньше аппаратных ресурсов из-за поведения Synchronous блока State Control.
Блок не поддерживает векторные входные параметры на порте Reset.
Вы не можете использовать блок в Enabled Подсистеме, Инициированной Подсистеме или Восстановленных блоках Subsystem то использование семантика Classic. Подсистема должна использовать семантику Synchronous.
Госконтроль | Единичная задержка | Единичная задержка, Enabled восстановленный синхронный | Единичная задержка, Enabled синхронный
