Различная подсистема

Представляйте подсистему с несколькими подсистемами (HDL Coder)

Описание

Различный блок Subsystem доступен с Simulink®. Для получения информации о поведении симуляции и параметрах блоков, смотрите Различную Подсистему.

Архитектура HDL

АрхитектураОписание
Module (значение по умолчанию)Сгенерируйте код для подсистемы и блоков в подсистеме. HDL Coder™ генерирует код только для активного варианта.
BlackBox

Сгенерируйте интерфейс черного ящика. Таким образом, сгенерированный HDL-код включает только определения порта ввода/вывода для подсистемы. Таким образом можно использовать подсистему в модели, чтобы сгенерировать интерфейс к существующему вручную записанному HDL-коду.

Интерфейс черного ящика, сгенерированный для подсистем, подобен интерфейсу, сгенерированному для блоков Model, но без генерации сигналов часов.

No HDL

Удалите подсистему из сгенерированного кода. Можно использовать подсистему в симуляции, но обработать его как "нет" в HDL-коде.

Индивидуальная настройка интерфейса черного квадрата

Для архитектуры BlackBox можно настроить имена порта и установить атрибуты интерфейса внешнего компонента. Смотрите Настраивают Черный квадрат или HDL Интерфейс Cosimulation.

Свойства блока HDL

Общий

AdaptivePipelining

Автоматическая конвейерная вставка на основе инструмента синтеза, предназначайтесь для частоты и размеров слова множителя. Значением по умолчанию является inherit. См. также AdaptivePipelining.

BalanceDelays

Обнаруживает введение новых задержек вдоль одного пути и вставляет соответствие с задержками на других путях. Значением по умолчанию является inherit. См. также BalanceDelays.

ClockRatePipelining

Вставьте конвейерные регистры на более быстрой тактовой частоте вместо более медленной скорости передачи данных. Значением по умолчанию является inherit. См. также ClockRatePipelining.

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

DistributedPipelining

Конвейерно обработайте распределение регистра или повторную синхронизацию регистра. Значением по умолчанию является off. См. также DistributedPipelining.

DSPStyle

Синтез приписывает для отображения множителя. Значением по умолчанию является none. См. также DSPStyle.

FlattenHierarchy

Удалите иерархию подсистемы из сгенерированного HDL-кода. Значением по умолчанию является inherit. См. также FlattenHierarchy.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

SharingFactor

Количество функционально эквивалентных ресурсов, чтобы сопоставить с одним совместно используемым ресурсом. Значение по умолчанию 0. См. также Разделение ресурсов.

StreamingFactor

Количество параллельных информационных каналов или векторы, которые являются временем, мультиплексированным, чтобы преобразовать в последовательные, скалярные информационные каналы. Значение по умолчанию 0, который реализует полностью параллельные информационные каналы. См. также Потоковую передачу.

Целевая спецификация

Этот блок не может быть DUT, таким образом, настройки свойства блока во вкладке Target Specification проигнорированы.

Ограничения

  • DUT не может быть Различной Подсистемой.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2014a