Программируемый рабочий процесс

Командная строка функционирует для генерации кода и настройки

Функции

развернуть все

makehdlСгенерируйте код RTL HDL из модели, подсистемы или модели - ссылки
makehdltbСгенерируйте испытательный стенд HDL из модели или подсистемы
hdlsetupНастройте параметры модели для генерации HDL-кода
hdlsetuptoolpathНастройте системную среду, чтобы получить доступ к программному обеспечению синтеза FPGA
hdlset_paramУстановите связанные с HDL параметры на или блочном уровне модели
hdlget_paramВозвращаемое значение заданного параметра блочного уровня HDL для заданного блока
hdlsaveparamsСохраните блок не по умолчанию - и параметры HDL уровня модели
hdlrestoreparamsВосстановите блок - и параметры HDL уровня модели к модели
hdldispmdlparamsОтобразите параметры модели HDL со значениями не по умолчанию
hdldispblkparamsОтобразите параметры блоков HDL со значениями не по умолчанию

Свойства

развернуть все

ClockHighTimeЗадайте период в наносекундах, в течение которых испытательный стенд управляет входными сигналами часов высоко (1)
ClockLowTimeЗадайте период в наносекундах, в течение которых испытательный стенд управляет входными сигналами часов низко (0)
ForceClockЗадайте, обеспечивает ли испытательный стенд входные сигналы часов
ForceClockEnableЗадайте, разрешают ли часы сил испытательного стенда входные сигналы
ForceResetЗадайте, обеспечивает ли испытательный стенд входные сигналы сброса
GenerateCoSimBlockСгенерируйте блоки HDL Cosimulation для использования в тестировании DUT
GenerateCoSimModelСгенерируйте модель, содержащую блок HDL Cosimulation для использования в тестировании DUT
GenerateSVDPITestbenchСгенерируйте испытательный стенд SystemVerilog DPI
HDLCodeCoverageВключайте переключатели покрытия HDL-кода в сгенерированные скрипты испытательного стенда
HoldInputDataBetweenSamplesЗадайте, сколько времени значения сигналов подуровня сохранены в допустимом состоянии
HoldTimeЗадайте время задержки для входных сигналов и обеспеченных входных сигналов сброса
IgnoreDataCheckingЗадайте количество выборок, во время которых подавлена проверка выходных данных
InitializeTestBenchInputsЗадайте начальное значение, управляемое на входных параметрах испытательного стенда, прежде чем данные будут утверждаться к DUT
MultifileTestBenchРазделите сгенерированный испытательный стенд на функции помощника, данные и файлы кода испытательного стенда HDL
SimulationLibPathЗадайте путь к скомпилированным библиотекам симуляции Altera или Xilinx
SimulationToolСредство моделирования, для которого инструмент генерирует build-run скрипты для испытательного стенда и дополнительного покрытия кода
SimulatorFlagsЗадайте флаги средства моделирования, чтобы примениться к сгенерированным скриптам компиляции
TestBenchClockEnableDelayЗадайте прошедшее время за такты между deassertion сброса, и утверждение часов включают
TestBenchDataPostFixЗадайте суффикс, добавленный к имени файла данных испытательного стенда при генерации многофайлового испытательного стенда
TestBenchPostFixЗадайте суффикс к имени испытательного стенда
TestBenchReferencePostFixЗадайте текст, добавленный к именам ссылочных сигналов, сгенерированных в коде испытательного стенда
UseFileIOInTestBenchЗадайте, использовать ли файлы данных в чтении и записи стимула испытательного стенда и справочных данных
FPToleranceStrategyЗадайте, проверять ли на допуск с плавающей точкой на основе ошибки ULP или относительной погрешности
FPToleranceValueВведите значение допуска на основе установки проверки допуска с плавающей точкой
EDAScriptGenerationВключите или отключите генерацию файлов скрипта для сторонних программ
HDLCompileInitЗадайте текст, записанный в раздел инициализации скрипта компиляции
HDLCompileTermЗадайте текст, записанный в раздел завершения скрипта компиляции
HDLCompileFilePostfixЗадайте постфикс, добавленный к имени файла для сгенерированных скриптов компиляции Mentor Graphics ModelSim
HDLCompileVerilogCmdЗадайте команду, записанную в скрипт компиляции для файлов Verilog
HDLCompileVHDLCmdЗадайте команду, записанную в скрипт компиляции для файлов VHDL
HDLLintCmdЗадайте команду, записанную в скрипт линта HDL
HDLLintInitЗадайте имя инициализации скрипта линта HDL
HDLLintTermЗадайте имя завершения скрипта линта HDL
HDLLintToolВыберите инструмент линта HDL, для которого HDL Coder генерирует скрипты
HDLSimCmdЗадайте команду, записанную в скрипт симуляции
HDLSimInitЗадайте текст, записанный в раздел инициализации скрипта симуляции
HDLSimFilePostfixЗадайте постфикс, добавленный к имени файла для сгенерированных скриптов симуляции Mentor Graphics ModelSim
HDLSimTermЗадайте текст, записанный в раздел завершения скрипта симуляции
HDLSimViewWaveCmdЗадайте команду просмотра формы волны, записанную в скрипт симуляции
HDLSynthCmdЗадайте команду, записанную в скрипт синтеза
HDLSynthFilePostfixЗадайте постфикс, добавленный к имени файла для сгенерированных скриптов синтеза
HDLSynthInitЗадайте текст, записанный в раздел инициализации скрипта синтеза
HDLSynthTermЗадайте текст, записанный в раздел завершения скрипта синтеза
HDLSynthToolВыберите инструмент синтеза, для которого HDL Coder генерирует скрипты

Примеры и руководства

Сгенерируйте HDL-код из модели Simulink

Узнайте о встречной модели и как сгенерировать VHDL или код Verilog® из моделей.

Запутайте сгенерированный HDL-код из моделей Simulink

Узнать, как запутывать сгенерированный VHDL® или код Verilog из вашей модели.

Установите опции генерации HDL-кода

Доступ к опциям HDL в диалоговом окне Configuration Parameters и Model Explorer; Панель инструментов Simulink, контекстное меню HDL Code и указатели на сопутствующую информацию

Установите и просмотрите модель HDL и параметры блоков

Как просмотреть или установить параметры реализации для блока

Добавьте или удалите компонент настройки HDL

Добавление компонента настройки HDL, чтобы сделать модели более портативными

Концепции

HDL Block Properties: Общий

Параметры генерации HDL-кода поддержаны для определенных реализаций блока.

HDL Block Properties: нативная плавающая точка

Параметры генерации HDL-кода поддержаны для определенных реализаций блока в Нативной Плавающей точке.

Для просмотра документации необходимо авторизоваться на сайте