Когда вы генерируете HDL-код от подсистемы, можно опционально сгенерировать испытательный стенд SystemVerilog. Этот испытательный стенд проверяет сгенерированный HDL-код при помощи компонента C, сгенерированного из целой модели Simulink®.
Можно получить доступ к этой функции в HDL Workflow Advisor под HDL Code Generation> Set Testbench Options, или в диалоговом окне Model Configuration Parameters, под HDL Code Generation> Test Bench. Или, для доступа из коммандной строки, устанавливает GenerateSVDPITestBench свойство makehdltb.
makehdltb | Сгенерируйте испытательный стенд HDL из модели или подсистемы |
Проверьте проект HDL Используя испытательный стенд SystemVerilog DPI
В этом примере показано, как использовать испытательный стенд SystemVerilog DPI для верификации HDL-кода, где большой набор данных требуется.
Выберите испытательный стенд для сгенерированного HDL-кода
Выберите сгенерированный испытательный стенд.
