addAXI4SlaveInterface

Запишите данные к ядру IP или считайте данные из ядра IP использование интерфейса AXI4 или AXI4-Lite

свернуть все на странице

Синтаксис

addAXI4SlaveInterface(hFPGA)
addAXI4SlaveInterface(hFPGA, Name,Value)

Описание

пример

addAXI4SlaveInterface(hFPGA) добавляет ведомый интерфейс AXI4, который можно использовать, чтобы управлять портами DUT, сопоставленными с AXI4, или AXI4-облегченные интерфейсы в HDL Coder™ сгенерировали ядро IP от MATLAB®.

пример

addAXI4SlaveInterface(hFPGA, Name,Value) добавляет ведомый интерфейс AXI4, который можно использовать, чтобы управлять портами DUT, сопоставленными с AXI4, или AXI4-облегченные интерфейсы в HDL Coder сгенерировали ядро IP из MATLAB с одним или несколькими свойствами, заданными как аргументы пары "имя-значение". Заключите каждое свойство и пару значения в одинарных кавычках.

Примеры

свернуть все

Добавьте ведомый интерфейс AXI4 для цели Xilinx®.

Создайте целевой объект, hFPGA, для целевого устройства.

hFPGA = fpga("Xilinx")
hFPGA = 

  fpga with properties:

       Vendor: "Xilinx"
   Interfaces: [0x0 fpgaio.interface.InterfaceBase]

Добавьте ведомый интерфейс AXI4 в hFPGA объект при помощи addAXI4SlaveInterface функция.

%% AXI4-Lite
addAXI4SlaveInterface(hFPGA, ...
	... % Interface properties
    "InterfaceID", "AXI4-Lite", ...
    "BaseAddress", 0xA0000000, ...
    "AddressRange", 0x10000, ...
    ... % Driver properties
    "WriteDeviceName", "mwipcore0:mmwr0", ...
    "ReadDeviceName", "mwipcore0:mmrd0");

После того, как вы добавите интерфейсы, используйте mapPort функционируйте, чтобы сопоставить порты с тем интерфейсом, и затем читать и записать данные. См. Карту Порты DUT в Ядре IP HDL к Ведомым Интерфейсам AXI4.

Добавьте ведомый интерфейс AXI4 для цели Intel®.

Создайте целевой объект, hFPGA, для цели Intel.

hFPGA = fpga("Intel")
hFPGA = 

  fpga with properties:

       Vendor: "Intel"
   Interfaces: [0x0 fpgaio.interface.InterfaceBase]

Добавьте ведомый интерфейс AXI4 в hFPGA объект при помощи addAXI4SlaveInterface функция.

%% AXI4
addAXI4SlaveInterface(hFPGA, ...
	... % Interface properties
    "InterfaceID", "AXI4", ...
    "BaseAddress", 0xA0000000, ...
    "AddressRange", 0x10000, ...
    ... % Driver properties
    "WriteDeviceName", "mwipcore0:mmwr0", ...
    "ReadDeviceName", "mwipcore0:mmrd0");

После того, как вы добавите интерфейсы, используйте mapPort функционируйте, чтобы сопоставить порты с тем интерфейсом, и затем читать и записать данные. См. Карту Порты DUT в Ядре IP HDL к Ведомым Интерфейсам AXI4.

Добавьте ведомый интерфейс AXI4 для автономной цели Xilinx.

Создайте целевой объект, hFPGA, для целевого устройства.

hFPGA = fpga("Xilinx")
hFPGA = 

  fpga with properties:

       Vendor: "Xilinx"
   Interfaces: [0x0 fpgaio.interface.InterfaceBase]

Когда автономные платы FPGA не имеют встроенного процессора ARM, можно использовать Ведущий драйвер AXI MATLAB. Используйте aximaster объект задать Ведущий драйвер AXI MATLAB и затем добавить эту информацию в addAXI4SlaveInterface функция.

% Create an "aximaster" object 
hAXIMDriver = aximaster("Xilinx");

% Pass it into the addInterface command
addAXI4SlaveInterface(hFPGA, ...
    ... % Interface properties
    "InterfaceID",  "AXI4-Lite", ...
    "BaseAddress",  0xB0000000, ...
    "AddressRange", 0x10000, ...
    ... % Driver properties
    "WriteDriver", hAXIMDriver, ...
    "ReadDriver", hAXIMDriver, ...
    "DriverAddressMode", "Full");

После того, как вы добавите интерфейсы, используйте mapPort функционируйте, чтобы сопоставить порты с тем интерфейсом, и затем читать и записать данные. См. Карту Порты DUT в Ядре IP HDL к Ведомым Интерфейсам AXI4.

Входные параметры

свернуть все

fpga объект для целевого поставщика в виде fpga объект.

Аргументы в виде пар имя-значение

Задайте дополнительные разделенные запятой пары Name,Value аргументы. Name имя аргумента и Value соответствующее значение. Name должен появиться в кавычках. Вы можете задать несколько аргументов в виде пар имен и значений в любом порядке, например: Name1, Value1, ..., NameN, ValueN.

Пример: addAXI4SlaveInterface(hFPGA, "InterfaceID", "AXI4-Lite") создает ведомый интерфейс AXI4 с InterfaceID как AXI4-Lite.

Имя интерфейса AXI4-Lite или AXI4, с которым вы хотите сопоставить порты DUT в виде строки.

Базовый адрес для AXI4 или AXI4-облегченного ведомого интерфейса в виде числового значения.

Пример: 0x40010000

Диапазон адресов для интерфейса AXI4 или AXI4-Lite в виде числового значения.

Пример: 0x10000

Имя и путь устройства IIO, в которое вы хотите записать. Когда вы генерируете ядро IP при помощи IP Core Generation рабочий процесс, именем по умолчанию является mwipcore0:mmwr0.

Пример: "mwipcore0:mmwr0"

Имя и путь устройства IIO, из которого вы хотите читать. Когда вы генерируете ядро IP при помощи IP Core Generation рабочий процесс, именем по умолчанию является mwipcore0:mmrd0.

Пример: "mwipcore0:mmrd0"

Имя драйвера AXI, который вы используете, чтобы записать данные в. Можно задать это свойство как aximaster HDL Verifier™ объект для автономных плат FPGA. Для платформ SoC HDL Coder автоматически создает драйверы.

Пример: "aximaster('Xilinx')"

Имя драйвера AXI, который вы используете, чтобы считать данные из. Можно задать это свойство как HDL Verifier aximaster объект для автономных плат FPGA, которые не имеют встроенного процессора ARM. Для платформ SoC HDL Coder автоматически создает драйверы.

Пример: "aximaster('Xilinx')"

Задайте, ожидает ли драйвер AXI полный адрес, который включает базовый адрес и адрес смещения, или ожидает ли это только адрес смещения.

Пример: "Offset"

Смотрите также

Объекты

Функции

Темы

Введенный в R2020b

Документация HDL Coder

Поддержка

Для просмотра документации необходимо авторизоваться на сайте